DDR等 布線/走線需要等長的原因

DDR所最遵守的規范為JEDEC相關的技術標準，如下所示：例如DDR的JEDEC對應的標準為JESD79E；該標準規定了相對應版本DDR需要的一些技術標準，使得各個半導體廠商遵從該標準進而開發DDR產品。
JEDEC標準與DDR版本：

DDR與控制器之間的連接

DDR與控制器實際連接：

DDR實際上我們注意的一些參數，而改參數的指標受到以下指標的影響：
1、DDR器件本身；大部分我們認為DDR設備為“終端”；
2、DDR和控制器之間的連線；該介質主要是PCB板上的銅線；
3、控制器的接口。我們認為此部分為“源端”。

終端和源端簡單理解就是“我給你東西，我就是源端，你就是終端”。也就是說地址信號和控制信號是CPU給DDR的，所以CPU是源端設備，而DDR是終端設備；當然數據線雖然是雙向的，似乎很難區分，但是請注意數據的有效性是受控制信號控制的，所以不要糾結這個問題。
而最終的測試是需要測試的整個系統的合理性，該系統的合理性直接影響DDR電氣參數指標與信號質量；合理性越高，則信號質量等越好。合理性越差，將會導致信號完整性出現問題，并且最嚴重的會導致系統出現故障。

JEDEC標準規范了DDR相關的電氣參數，而我們的目標是達到規定的電氣參數指標。為此，當我們完成相關系統設計時，需要進行測試驗證，來檢驗是否達到規范標準需求，達到標準說明該系統可以可靠地工作。JEDEC測試的參數項一般如下：
包含電氣性能與信號質量：
項目 測試項

1 Power Up Initiation Sequence 從0.3V到VCC不要大于200mS
2 Reset Initiation Sequence 復位后，CKE要至少500uS
3 Burst Length
4 DLL Off Mode
5 Clock Frequence/抖動
6 Write Leveling
7 Read Operation
8 Write Operation
9 Power Down
10 電源/紋波/過沖等

其中最為重要的就是信號的完整性，信號完整性保證其時序的準確性以及各時間余量的充足，特別是建立時間和保持時間。
如下可參考：
https://max.book118.com/html/2018/0913/6031123213001215.shtm
http://www.doc88.com/p-1746977884652.html

為什么需要等長？
如下為數據操作的有效時序窗口，在滿足如下時序要求時，數據才能正確的被讀取，而不會發生錯誤。

如上圖所示，假如16條數據線做了等長處理，而此時CPU的驅動強度一致，走線等長和阻抗一致，則此時數據傳輸應該是齊頭并進的，這樣的話在同一個時鐘下到達DDR端的數據采樣點是一致的。
如下圖所示：

如上如果走線一致，長度相等，在同一時鐘下，所以在時鐘采樣點處數據讀到的為“00”，僅做說明，正常為16位。

走線不等長？
可是一旦不等長處理，則可能導致如下問題：

還是和上面一樣的數據傳輸，但是走線未經過等長處理，所以在實際傳輸中包含傳輸時間和延遲時間，因為沒有做等長處理，則實際的長走線將需要更多的傳輸時間和多出來的延遲時間，此時就會出現上面的情況，在同一個采樣點，由于延遲，長的走線數據由“0變為1”，而整個數據變為了“01”，此時傳輸的數據改變，發生數據錯誤問題。

走線等長，但是允許存在誤差？
隨著并行總線信號速率的不斷提高，時序越來越緊張，為了緩解這一問題，DDR總線穿心行的引入了斜率補償技術，而這一技術在DDR2器件上得到了進一步的發展。
DDR2的邊沿斜率補償技術的基本原理是動態調整輸入的簡歷和保持時序參數，獲得較大的時序余量。例如，當接受的數據信號相對于始終信號的邊沿變緩時，數據時序窗口變小，系統會自動減小輸入建立與保持時間的要求，使時序裕量變大。
1、當時鐘信號斜率不變，地址/控制信號邊沿變緩時，器件的建立和保持時間需求變小。
2、當時鐘信號斜率不變，地址/控制信號邊沿變陡時，器件的建立和保持時間需求變大。
3、當地址/控制信號斜率不變，時鐘信號邊沿變緩時，器件的建立和保持時間需求變大。
4、當地址/控制信號斜率不變，時鐘信號邊沿變陡時，器件的建立和保持時間需求變小。
正是由于上面的技術，我們在做等長控制時允許誤差的存在，有時超過誤差允許值但是還可以工作，并不是他們的允許值不對，而是廠商將該值裕量調小，使得客戶設計時嚴格一些，這樣才不會處于臨界出錯的地步。
以下請參考：
http://www.doc88.com/p-045804373776.html
所以，其他類型的走線等長處理原則的原因也差不多，類似于DDR的原理。

總結

以上是生活随笔為你收集整理的DDR等布线/走线需要等长的原因的全部內容，希望文章能夠幫你解決所遇到的問題。

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