模拟电路中晶体管阵列的性能感知公共质心布局和布线 ALIGN
摘要 2021
共質(zhì)心 (CC) 布局樣式被廣泛用于最小化模擬模塊中匹配設(shè)備之間變化的影響，例如電流鏡組和差分對(duì)。 本文介紹了一種用于晶體管陣列的建設(shè)性、性能感知的 CC 布局和布線算法。 具體來說，所提出的方法最大限度地提高了擴(kuò)散共享，結(jié)合了基于擴(kuò)散長度 (LOD) 的應(yīng)力引起的性能變化，并減輕了電阻寄生和電遷移 (EM) 熱點(diǎn)，所有這些在現(xiàn)代技術(shù)節(jié)點(diǎn)中都是至關(guān)重要的。 所提出的算法在商用 12nm FinFET 工藝中使用單元級(jí)和電路級(jí)測試用例進(jìn)行了驗(yàn)證。 與現(xiàn)有工作相比，使用所提出的方法生成的單元顯示在存在系統(tǒng)變化、LOD、布局寄生和 EM 引起的退化的情況下提供更好的性能。
調(diào)研
CC 布局以最小化系統(tǒng)變化已被廣泛研究 [8]-[16]。 在 [8]-[11] 中，已經(jīng)提出了用于電容器陣列的 CC 布局和布線算法。 然而，這些算法不適用于晶體管陣列，其中必須考慮擴(kuò)散共享和 LDE 等因素。
[13]、[14] 中的工作提出了構(gòu)造算法來生成晶體管陣列的 CC 模式。 在 [14] 中，熱效應(yīng)也被考慮用于布局生成。 然而，它們都沒有解決路由問題，或者晶體管或 LDE 之間的擴(kuò)散共享問題。 在 [15] 中，提出了一種擴(kuò)散共享感知 CC 布局和布線算法。 為了最大化擴(kuò)散共享，電路由圖表示，節(jié)點(diǎn)由頂點(diǎn)表示，源漏連接由邊表示，并且考慮所有可能的歐拉路徑的迭代方法用于放置：這種枚舉可能很昂貴。 但是，沒有考慮 LDE 和寄生失配。 在 ALIGN 中，基于生成器的方法用于生成模擬單元的布局圖案，例如電流鏡和差分對(duì) [17]。 這些單元的 CC 布局和布線模式由開發(fā)人員/用戶指定。
在 [12] 中，分散的概念，即晶體管的單位單元在整個(gè)布局中分布的程度，用于比較布局和生成最大分散布局的方法。 然而，所提出的技術(shù)只能應(yīng)用于具有兩個(gè)晶體管的陣列。 在 [16] 中研究了考慮柵極未對(duì)準(zhǔn)影響的 FinFET 的 CC 布局。 布局算法是擴(kuò)散共享感知的，并最大化單位單元的分散以最小化隨機(jī)失配，并使用寄生感知路由算法。 但是，由于布線、主要 LDE 模式（如擴(kuò)散長度 (LOD) 和 EM）導(dǎo)致的寄生失配并沒有考慮在內(nèi)。 此外，這些算法是為電流鏡結(jié)構(gòu)開發(fā)的，因此限制了它們的使用。
C. 我們的貢獻(xiàn)
我們的貢獻(xiàn)總結(jié)如下：
? 我們提出了一種用于晶體管陣列的通用建設(shè)性 CC 布局算法，該算法最大限度地提高了器件之間的擴(kuò)散共享，并且對(duì)布線友好。
? 我們將LDE 感知融入CC 布局算法中，這在較低技術(shù)節(jié)點(diǎn)中非常重要。
? 我們開發(fā)了一種寄生不匹配感知路由算法，該算法還包含了 EM 考慮因素。
? 我們通過實(shí)驗(yàn)證明，與現(xiàn)有方法相比，使用我們的方法放置和布線的晶體管陣列在存在系統(tǒng)變化、LDE、布局寄生和 EM 引起的退化的情況下表現(xiàn)更好。
本文的其余部分組織如下：第二部分回顧了較低技術(shù)節(jié)點(diǎn)的片上變化和 LDE。 第三節(jié)介紹了建設(shè)性的 CC 布局和布線算法。 第四節(jié)展示了在不同測試用例上對(duì)所提出算法的驗(yàn)證，第五節(jié)總結(jié)了本文。
背景
技術(shù)縮放一直是提高集成電路性能的重要工具。 然而，連續(xù)的技術(shù)世代導(dǎo)致了復(fù)雜的變化模式，導(dǎo)致電路性能參數(shù)的不可預(yù)測性。 確保器件匹配的布局結(jié)構(gòu)的使用對(duì)于高性能模擬電路的設(shè)計(jì)至關(guān)重要。
設(shè)計(jì)中的變化通常歸因于工藝、電壓和溫度 [1]。 電壓變化可以使用精心設(shè)計(jì)的供電網(wǎng)絡(luò)進(jìn)行控制，并且溫度變化通常具有廣泛的影響。 工藝引起的片上變化可以分為系統(tǒng)變化，可以預(yù)測的建模，或隨機(jī)變化，只能用統(tǒng)計(jì)方法表示。 系統(tǒng)變化的一些來源是光掩模誤差 [2]，以及芯片上的工藝參數(shù)梯度（例如，跨芯片長度變化）[3]。 隨機(jī)摻雜劑波動(dòng) (RDF) [4] 和線邊緣粗糙度 (LER) [5] 是隨機(jī)變化源的示例，并被建模為不相關(guān)的分布。
通過增加器件面積可以減少隨機(jī)變化 [6]。 為了減少系統(tǒng)變化的影響，共質(zhì)心 (CC) 布局圖案被廣泛用于確保陣列結(jié)構(gòu)（例如晶體管和電容器）中的匹配。 在 CC 布局中，要匹配的器件被劃分為稱為單元的小器件； 這些單位單元的放置使得陣列中所有設(shè)備的質(zhì)心相同[7]。 該圖案圍繞 X 軸和 Y 軸對(duì)稱：所有器件均勻分布，布局的縱橫比接近正方形 [7]。 例如，圖 1 顯示了差分對(duì)的 CC 布局圖案。 器件 A 和 B 分別被分為 16 個(gè)單元單元并放置，使得質(zhì)心在 C 處重合。CC 布局可最大限度地減少系統(tǒng)變化的影響，但手動(dòng)生成最佳 CC 布局既困難又耗時(shí)。 此外，CC 布局還必須對(duì)布線友好：例如，差分對(duì)（圖 1）中器件 A 和 B 端子的電阻性寄生效應(yīng)會(huì)影響晶體管跨導(dǎo)，并且應(yīng)該很小且匹配。 這可以通過將== CC 布局與 CC 布線相結(jié)合來實(shí)現(xiàn)。
模擬設(shè)計(jì)更容易在舊技術(shù)中構(gòu)建，但由于應(yīng)用驅(qū)動(dòng)的將模擬片上功能與數(shù)字處理集成在一起的需求，越來越多的模擬電路設(shè)計(jì)在較低的技術(shù)節(jié)點(diǎn)上。 在此類技術(shù)中，版圖相關(guān)效應(yīng) (LDE) 和互連寄生效應(yīng)至關(guān)重要，必須在版圖生成期間加以考慮。 LDE 會(huì)影響器件的閾值電壓和遷移率，并可能導(dǎo)致器件之間的差分失配，除非在布局和布線期間特別加以應(yīng)對(duì)。 先進(jìn)技術(shù)中的高電阻寄生效應(yīng)也會(huì)改變電路性能。 在較低金屬層中，最小尺寸導(dǎo)線的導(dǎo)線電阻很高，識(shí)別敏感導(dǎo)線并通過使用更寬的連接==來降低它們的電阻非常重要，通常使用 FinFET 節(jié)點(diǎn)中的平行線來實(shí)現(xiàn)。 使用更寬的連接還可以通過降低電流密度來有效地減輕電遷移 (EM)。 通孔電阻在納米級(jí)技術(shù)中也很重要，并且在較低金屬層中單向布線的要求要求 CC 布局使用具有少量通孔的布線。
相鄰晶體管之間的擴(kuò)散共享在所有技術(shù)中都很重要，因?yàn)樗梢詭椭鷾p少單元面積并降低源/漏擴(kuò)散寄生效應(yīng)。 對(duì)于納米級(jí)技術(shù)至關(guān)重要的是，互連寄生效應(yīng)也減少了：緊湊型單元的布線長度更短，因此布線寄生效應(yīng)更低，并且擴(kuò)散共享的使用減少了通孔的數(shù)量。 擴(kuò)散共享對(duì)于 CC 布局特別棘手，因?yàn)樗仨氃陉嚵兄芯鶆驁?zhí)行，以便每個(gè)器件匹配以具有相同數(shù)量的擴(kuò)散中斷以避免不匹配。
片上變異
片上變異可被分類為系統(tǒng)變異或空間變異；后一類包括隨機(jī)變量。系統(tǒng)變化通常被建模為橫跨芯片的梯度，而空間變化被進(jìn)一步分類為具有短相關(guān)距離或長相關(guān)距離 [6] 。具有比晶體管尺寸小得多的相關(guān)距離的空間變化，例如隨機(jī)摻雜劑波動(dòng) (RDF) [4]，通常被稱為隨機(jī)變化 [6] 。在本文中，我們驗(yàn)證了我們提出的算法對(duì)所有這些變化。我們使用類似于 [19] 的方法，使用隨機(jī)場 [18] 來模擬空間變化。
布局依賴效應(yīng) 版圖相關(guān)效應(yīng)LDE layout dependency effects
阱鄰近效應(yīng) (WPE)
在先進(jìn)的技術(shù)節(jié)點(diǎn)，LDE [20]-[22] 會(huì)引起晶體管性能參數(shù)的變化，這些變化源于布局中的相對(duì)位置。 接下來討論最常見的 LDE（圖 2）。 阱鄰近效應(yīng) (WPE) 在納米級(jí) CMOS 節(jié)點(diǎn)，為了最大限度地減少閂鎖效應(yīng)，使用高能離子來創(chuàng)建深逆行阱剖面 [22]。 然而，高能離子在光刻膠邊緣散射并改變摻雜分布，從而根據(jù)器件與阱邊緣的距離改變器件的 Vth。 這種效應(yīng)通常稱為 WPE [22]。 圖 2（b）中顯示了設(shè)備 B 的井間距。 WPE 引起的失配可以通過使阱邊緣遠(yuǎn)離器件或通過為要匹配的器件保持相等的阱間距來最小化。
工藝引起的應(yīng)力已被有意用于納米級(jí)節(jié)點(diǎn)以提高晶體管性能。 但是，這種改進(jìn)取決于器件布局及其接近程度，因此會(huì)產(chǎn)生 LDE。 應(yīng)力引起的主要 LDE 如下：
擴(kuò)散長度 (LOD)
最重要的 LDE 之一是由 LOD 效應(yīng)引起的 [23]，由此晶體管上的應(yīng)力以及其 Vth 隨擴(kuò)散區(qū)域的長度而變化。 LOD [23] 的影響由兩個(gè)參數(shù) SA 和 SB 描述，即從多晶柵到器件兩側(cè)的擴(kuò)散/有源邊緣的距離。 對(duì)于柵極長度為 Lg 和 n 個(gè)單位單元的器件 [24]：
) 顯示設(shè)備 A 和 B 的單位單元的 SA 和 SB 參數(shù)。要匹配的設(shè)備必須具有相同的 SA 和 SB 值，以匹配它們的閾值電壓偏移，
氧化物定義 (OD) 間距和寬度
OD 區(qū)域（有源區(qū)）之間的間距，如圖 2（b）所示，改變了晶體管中感應(yīng)的應(yīng)力； 因此，Vth 隨 OD 間距的變化而變化 [20]。 該效應(yīng)也稱為氧化物間距效應(yīng) (OSE)。 此外，晶體管中產(chǎn)生的應(yīng)力隨OD寬度（有源區(qū)寬度）而變化。 通過為要匹配的設(shè)備保持相同的 OD 寬度和間距，可以避免這些影響。 對(duì)于模擬單元，使用基于單位單元的方法，其中要匹配的設(shè)備被劃分為單位單元，因此，為不同的設(shè)備保持相同的 OD 寬度。 此外，跨單元格使用相同的 OD 間距。 此外，單元格的放置使得要匹配的器件具有相同數(shù)量的擴(kuò)散中斷（即 OD 中斷）。
柵極間距
晶體管中引起的應(yīng)力也是柵極間距或多晶硅間距的函數(shù) [20]。 器件 A 的柵極間距如圖 2(b) 所示。隨著柵極間距的增加，多晶硅周圍的應(yīng)力源材料的體積增加，這會(huì)導(dǎo)致晶體管溝道中的感應(yīng)應(yīng)力增加，因此，Vth 會(huì)發(fā)生變化。 在模擬單元中，通過對(duì)要匹配的器件使用相同的多晶硅間距，可以將這種影響降到最低。
在這項(xiàng)工作中，我們使用了一種晶胞方法，該方法旨在完全抵消除LOD和WPE以外的所有l(wèi)de。具體來說，對(duì)于我們放置在CC中的模擬塊，門/多邊形間距是均勻的; 通過構(gòu)造，晶胞方法確保OD寬度是均勻的；由于使用了基于行的晶胞放置方法，每個(gè)晶體管的y方向OD間距 (OSE) 是均勻的，并且由于擴(kuò)散共享，x方向間距是均勻的。因此，我們專注于通過使用假人和使用放置技術(shù)來優(yōu)化LOD和WPE不匹配。
LOD和WPE不能完全消除，盡量減少。
電遷移和寄生
在納米級(jí)技術(shù)中，EM 已成為主要的可靠性問題，尤其是對(duì)于大量直流偏置電流可以長時(shí)間流動(dòng)的模擬和混合信號(hào)電路。 長時(shí)間流過金屬線的電流會(huì)由于電子風(fēng)而導(dǎo)致金屬原子的物理遷移。 在一段時(shí)間內(nèi)，這種老化現(xiàn)象會(huì)增加導(dǎo)線電阻或?qū)е戮哂懈唠娏髟油康木€路出現(xiàn)開路故障。 在較舊的技術(shù)中，EM 主要是上層金屬層的問題，但隨著線材厚度的縮小，這些問題在電流密度高的下層金屬層中最為關(guān)鍵。
寄生效應(yīng)在模擬布局中至關(guān)重要，會(huì)顯著降低電路性能并導(dǎo)致電路故障。 節(jié)點(diǎn)可能對(duì)電阻或電容寄生或兩者都敏感。 通常，在納米級(jí)技術(shù)節(jié)點(diǎn)中，較低金屬層的電阻率非常高 [25]。 此外，由于通孔數(shù)量增加，較低金屬層的單向布線會(huì)導(dǎo)致寄生效應(yīng)增加。 因此，電阻寄生效應(yīng)往往在模擬單元級(jí)別占主導(dǎo)地位。 在電流鏡中，這些布線寄生效應(yīng)會(huì)導(dǎo)致匹配器件的源極電壓不匹配，并可能導(dǎo)致電流比偏移。 在差分對(duì)電路中，這些寄生效應(yīng)會(huì)影響電路的跨導(dǎo) (Gm)，從而進(jìn)一步降低模擬電路的性能，例如運(yùn)算跨導(dǎo)放大器 (OTA) 的增益和帶寬。
數(shù)據(jù)集
四設(shè)備CMB 無設(shè)備CMB
實(shí)驗(yàn)指標(biāo)
定性比較
在OTA、比較器和DAC等模擬電路中，電流鏡和差分對(duì)等晶體管組之間需要CC。 在本節(jié)中，我們將 CC 布局和布線算法應(yīng)用于一組模擬單元：電流鏡組和級(jí)聯(lián)差分對(duì)。 這些算法也適用于其他需要 CC 布局的模擬單元——交叉耦合對(duì)、差分和級(jí)聯(lián)負(fù)載等。我們將我們的工作與 [15]、[16] 中提出的算法進(jìn)行比較，并強(qiáng)調(diào)我們方法的優(yōu)勢 . 我們對(duì)幾個(gè)電路示例進(jìn)行了定性比較，并展示了這些電路子集的布局后仿真結(jié)果。
我們首先使用圖 7-9 所示的測試用例驗(yàn)證我們的 CC 布局和布線算法。 我們將我們的算法與 [15]、[16] 中提出的算法進(jìn)行比較。 根據(jù)第一節(jié)和第二節(jié)中討論的五個(gè)品質(zhì)因數(shù) (FOM) 對(duì)結(jié)果進(jìn)行比較：
(1) 系統(tǒng)變異容差：放置是否為 CC。
(2)擴(kuò)散共享：擴(kuò)散共享是否最大化。
(3) LDE：放置是否考慮LDE的影響。
(4)寄生失配：寄生失配是否被最小化。
(5) EM：在布線過程中是否解決了 EM 約束。
在圖 7 中，顯示了四個(gè)器件電流鏡組 (CMB) 測試用例。 CMB 的一個(gè)關(guān)鍵性能指標(biāo)是電流比，它會(huì)因寄生電阻而顯著降低：在我們的方法中，為了保持正確的比率，器件端子處的寄生效應(yīng)會(huì)降低，使得 IR 壓降僅為 ε 的一小部分 隨機(jī) Vth 或偏置電壓（第 (III-C) 節(jié)）。 對(duì)于 CMB，由于 LDE 導(dǎo)致的 Vth 失配較低很重要，我們?cè)诜胖眠^程中通過適當(dāng)定位器件并在必要時(shí)添加假人來結(jié)合這一點(diǎn)。 最后，擴(kuò)散共享對(duì)于 CMB 也很重要，因?yàn)樗梢詼p少面積和輸出電容，這對(duì)于高速設(shè)計(jì)至關(guān)重要。
三個(gè)不同的四設(shè)備 CMB 示例用于第一次比較，如圖 7（b）-（d）所示。 使用我們?cè)?[15]、[16] 中提出的方法和算法的布局也顯示在圖中。 我們比較了這些方法的五種 FOM。 所有方法都使用 CC 布局和布線，因此結(jié)果可以容忍系統(tǒng)變化。 然而，與我們的方法不同的是，其他方法都沒有在路由期間考慮 EM，因此它們很容易面臨高級(jí) FinFET 技術(shù)中這些大電流模擬電路的可靠性問題。 在所有圖中，擴(kuò)散中斷由陰影單元顯示。
? 圖7(b) 顯示了M = [2, 2, 4, 10],K = 2 的情況。對(duì)于這種情況，所有三種布局都成功地最大化了擴(kuò)散共享。 然而，具有相同數(shù)量單位單元的器件 A 和 B 將看到 LDE 和使用 [15]、[16] 的布局的寄生不匹配，如圖 7(b) 所示。 這些將導(dǎo)致電流失配，從而導(dǎo)致電流比率偏離其標(biāo)稱值。 ? 圖 7? 顯示了輸入 M = [2, 2, 4, 8],K = 1.3 的位置。 在這種情況下，使用我們的方法和 [15] 中的方法生成的布局最大化擴(kuò)散共享，而使用 [16] 的布局在設(shè)備 B 和 C 之間有擴(kuò)散中斷。這將導(dǎo)致相應(yīng)節(jié)點(diǎn)的面積和寄生效應(yīng)增加 . 此外，使用 [15] 的布局導(dǎo)致器件 A 和 B 之間的寄生不匹配，而使用 [16] 的布局具有寄生和 LDE 不匹配，因此會(huì)出現(xiàn)電流比不匹配。 ? 在圖7(d) 中，M = [4, 4, 8, 8],K = 1.3，所有三個(gè)位置都最大化擴(kuò)散共享。 然而，使用 [15] 生成的布局存在寄生和 LDE 不匹配，尤其是在具有相同單元單元數(shù)的器件之間。 在 [16] 中，器件 A、B、C 和 D 之間存在寄生失配。
后仿真
我們還使用商用 12nm FinFET 工藝對(duì)這些測試用例進(jìn)行布局后仿真，并將結(jié)果列在表 1 中。對(duì)于 CMB 測試用例，前兩行顯示了考慮和不考慮 LDE 的電流比：該分析將 LDE 失配與布局和布線不匹配導(dǎo)致的寄生隔離 。
具體方法
片上變化可分為系統(tǒng)變化或空間變化； 隨機(jī)變化包含在后一類中。 系統(tǒng)變化通常被建模為跨芯片的梯度，而空間變化進(jìn)一步分類為具有短相關(guān)距離或長相關(guān)距離 [6]。 相關(guān)距離遠(yuǎn)小于晶??體管尺寸的空間變化，例如隨機(jī)摻雜波動(dòng) (RDF) [4]，通常稱為隨機(jī)變化 [6]。 在本文中，我們針對(duì)所有這些變化驗(yàn)證了我們提出的算法。 我們使用類似于 [19] 的方法使用隨機(jī)場 [18] 模擬空間變化。
在先進(jìn)的技術(shù)節(jié)點(diǎn)，LDE [20]-[22] 會(huì)引起晶體管性能參數(shù)的變化，這些變化源于布局中的相對(duì)位置。 接下來討論最常見的 LDE（圖 2）。 阱鄰近效應(yīng) (WPE) 在納米級(jí) CMOS 節(jié)點(diǎn)，為了最大限度地減少閂鎖效應(yīng)，使用高能離子來創(chuàng)建深逆行阱剖面 [22]。 然而，高能離子在光刻膠邊緣散射并改變摻雜分布，從而根據(jù)器件與阱邊緣的距離改變器件的 Vth。 這種效應(yīng)通常稱為 WPE [22]。 圖 2（b）中顯示了設(shè)備 B 的井間距。 WPE 引起的失配可以通過使阱邊緣遠(yuǎn)離器件或通過為要匹配的器件保持相等的阱間距來最小化。
工藝引起的應(yīng)力已被有意用于納米級(jí)節(jié)點(diǎn)以提高晶體管性能。 但是，這種改進(jìn)取決于器件布局及其接近程度，因此會(huì)產(chǎn)生 LDE。 由應(yīng)力引起的主要 LDE 如下： 擴(kuò)散長度 (LOD) 最重要的 LDE 之一是由 LOD 效應(yīng)引起的 [23]，由此晶體管上的應(yīng)力以及其 Vth 隨晶體管的長度而變化 擴(kuò)散區(qū)。 LOD [23] 的影響由兩個(gè)參數(shù) SA 和 SB 描述，即從多晶柵到器件兩側(cè)的擴(kuò)散/有源邊緣的距離。 對(duì)于柵極長度為 Lg 和 n 個(gè)單位單元的器件 [24]：
圖 2(a) 顯示了器件 A 和 B 的單位單元的 SA 和 SB 參數(shù)。要匹配的器件必須具有相同的 SA 和 SB 值，以匹配它們的閾值電壓偏移 ΔVth。
氧化物定義 (OD)
間距和寬度 OD 區(qū)域（有源區(qū)）之間的間距，如圖 2（b）所示，改變了晶體管中感應(yīng)的應(yīng)力； 因此，Vth 隨 OD 間距的變化而變化 [20]。 該效應(yīng)也稱為氧化物間距效應(yīng) (OSE)。 此外，晶體管中產(chǎn)生的應(yīng)力隨OD寬度（有源區(qū)寬度）而變化。 通過為要匹配的設(shè)備保持相同的 OD 寬度和間距，可以避免這些影響。 對(duì)于模擬單元，使用基于單位單元的方法，其中要匹配的設(shè)備被劃分為單位單元，因此，為不同的設(shè)備保持相同的 OD 寬度。 此外，跨單元格使用相同的 OD 間距。 此外，單元格的放置使得要匹配的器件具有相同數(shù)量的擴(kuò)散中斷（即 OD 中斷）。
柵極間距 晶體管中引起的應(yīng)力也是柵極間距或多晶硅間距的函數(shù) [20]。 器件 A 的柵極間距如圖 2(b) 所示。隨著柵極間距的增加，多晶硅周圍的應(yīng)力源材料的體積增加，這會(huì)導(dǎo)致晶體管溝道中的感應(yīng)應(yīng)力增加，因此，Vth 會(huì)發(fā)生變化。 在模擬單元中，通過對(duì)要匹配的器件使用相同的多晶硅間距，可以將這種影響降到最低。
在這項(xiàng)工作中，我們使用了一種單位單元方法，旨在消除除 LOD 和 WPE 之外的所有 LDE。 具體來說，我們放置在 CC 中的模擬塊的柵極/多晶硅間距是統(tǒng)一的； 通過構(gòu)造，單元格方法確保OD寬度是均勻的； 由于使用了基于行的單位單元放置方法，每個(gè)晶體管的 y 方向 OD 間距 (OSE) 是均勻的，并且由于擴(kuò)散共享，x 方向的間距是均勻的。 因此，我們專注于通過使用假人和使用放置技術(shù)來優(yōu)化 LOD 和 WPE 不匹配。
C. 電遷移和寄生效應(yīng)
在納米級(jí)技術(shù)中，EM 已成為主要的可靠性問題，特別是對(duì)于大量直流偏置電流可以長時(shí)間流動(dòng)的模擬和混合信號(hào)電路。 長時(shí)間流過金屬線的電流會(huì)由于電子風(fēng)而導(dǎo)致金屬原子的物理遷移。 在一段時(shí)間內(nèi)，這種老化現(xiàn)象會(huì)增加導(dǎo)線電阻或?qū)е戮哂懈唠娏髟油康木€路出現(xiàn)開路故障。 在舊技術(shù)中，EM 主要是上層金屬層的問題，但隨著線材厚度的縮小，這些問題在電流密度高的下層金屬層中最為關(guān)鍵。
寄生效應(yīng)在模擬布局中至關(guān)重要，會(huì)顯著降低電路性能并導(dǎo)致電路故障。 節(jié)點(diǎn)可能對(duì)電阻或電容寄生或兩者都敏感。 通常，在納米級(jí)技術(shù)節(jié)點(diǎn)中，較低金屬層的電阻率非常高 [25]。 此外，由于通孔數(shù)量增加，較低金屬層的單向布線會(huì)導(dǎo)致寄生效應(yīng)增加。 因此，電阻寄生效應(yīng)往往在模擬單元級(jí)別占主導(dǎo)地位。 在電流鏡中，這些布線寄生效應(yīng)會(huì)導(dǎo)致匹配器件的源極電壓不匹配，并可能導(dǎo)致電流比偏移。 在差分對(duì)電路中，這些寄生效應(yīng)會(huì)影響電路的跨導(dǎo) (Gm)，從而進(jìn)一步降低模擬電路的性能，例如運(yùn)算跨導(dǎo)放大器 (OTA) 的增益和帶寬。
模擬單元的圖形表示
我們?yōu)槟M電路（例如電流鏡、差分對(duì)、級(jí)聯(lián)差分對(duì)、級(jí)聯(lián)負(fù)載等）中常用的基于晶體管的構(gòu)建塊單元（無無源器件,without passive）開發(fā)了一種 CC 布局算法，我們將其稱為 “模擬單元。”
我們將模擬單元的晶體管網(wǎng)表表示為圖形 G(V, E)。 頂點(diǎn)集 V 表示原理圖/網(wǎng)表中的節(jié)點(diǎn)，邊集 E 對(duì)應(yīng)于晶體管的源漏連接，其中器件的邊數(shù)等于器件的單位單元數(shù)。 圖 3(a) 顯示了 PMOS 級(jí)聯(lián)負(fù)載的示意圖及其相應(yīng)的圖表。 級(jí)聯(lián)負(fù)載有四個(gè)設(shè)備，其中設(shè)備 A 和 D 各有兩個(gè)晶胞，而 B 和 C 各有一個(gè)晶胞。 相應(yīng)的圖表如圖3（b）所示。
CC布局
在算法 1 中，我們提出了以 CC 模式將設(shè)備放置在模擬單元中的過程。 除了消除器件中的系統(tǒng)工藝變化（由 CC 布局確保）外，該算法還通過最大化擴(kuò)散共享和合并 LDE 來優(yōu)化布局的面積和源極/漏極寄生效應(yīng)。 該算法的輸入是模擬單元網(wǎng)表，其中列出了每個(gè)設(shè)備的單元格數(shù)量以及單元格縱橫比 (K)。
該算法可以使用當(dāng)前鏡像庫來解釋。 圖 4(a) 顯示了示例電路的示意圖，該示例電路由 A、B、C、D 和 E 五個(gè)器件組成，其多重矩陣 M = [2, 2, 4, 8, 8] 表示，在同一個(gè) 順序，這五個(gè)設(shè)備的單元格數(shù)。 電路圖如圖 4(b) 所示。 該算法通過以下步驟進(jìn)行：
第 1 步預(yù)處理首先，將 M 中具有奇數(shù)個(gè)單位單元的設(shè)備列表存儲(chǔ)在列表 U 中（第 4 行）。 這些奇數(shù)單元將被分成半單元（即，單元具有與單元相同的高度，但與單元相比具有一半的有效寬度）。 這種轉(zhuǎn)換確保了所有設(shè)備的單元格數(shù)量均等，從而實(shí)現(xiàn)了 CC 布局。 然而，由于這些半單元不能與其他“全單元”共享擴(kuò)散，并且必須放置在布局矩陣 X 的邊緣，我們將它們添加到必須位于 X 邊緣的單元列表 U 中 。
接下來，剩余的單元格被分成兩半并存儲(chǔ)在列表 Mhalf 中（第 5 行）。 在接下來的步驟中，我們將首先將 Mhalf 中的單元格放置在數(shù)組下半部分的矩陣 X 中； 當(dāng)矩陣有奇數(shù)行時(shí)，中間行的左半部分也被填充。 稍后，在第 5 步中，我們將通過 CC 點(diǎn)將此位置反映到矩陣的另一半。
為了放置這半部分，為 Mhalf（第 7 行）中的單元?jiǎng)?chuàng)建了一個(gè)圖 G(V, E)：請(qǐng)注意，這里的邊數(shù)與圖 3 不同，圖 3 顯示了 M 的圖。 電流鏡組測試用例如圖 4(b) 所示。 接下來，檢測 Mhalf 中具有奇數(shù)重?cái)?shù)的單位單元：這些單元必須位于歐拉路徑的終點(diǎn)，并且只能放置在 CC 放置矩陣 X 的邊界處而沒有擴(kuò)散中斷。所有這些單元都被添加 到列表 U（第 8-14 行）。 當(dāng) Mhalf 的一個(gè)元素是奇數(shù)（即它必須在歐拉路徑的端點(diǎn)）并且它的源極或漏極除了與 Mhalf 中的設(shè)備之外沒有其他連接時(shí)，就會(huì)出現(xiàn)這種情況。 對(duì)于當(dāng)前鏡像庫測試用例，列表 Mhalf 和 U 如圖 4? 所示。
第 2 步長寬比計(jì)算（第 16-22 行） 在這一步中，計(jì)算矩陣 X 的行數(shù)和列數(shù) (r × q)，從而獲得近似正方形的長寬比。 行數(shù)使用第 16 行計(jì)算，并根據(jù)列表 U 中的單元格（第 17-19 行）進(jìn)行調(diào)整：我們將在步驟 3 中詳細(xì)說明。最后，列數(shù)和 CC 點(diǎn) (CX, CY) 為 計(jì)算（第 20-22 行）。 對(duì)于當(dāng)前的鏡像庫測試用例，陣列大小為 4×6，CC 點(diǎn)位于 (3, 2)。
第 3 步在 U 中放置晶胞（第 24-36 行） 在此步驟中，將 U 中的晶胞放置在 X 的邊界處。如果 U 中的晶胞總數(shù)為奇數(shù)（即，U 的長度為 奇數(shù)），然后將其中一個(gè)晶胞放置在奇數(shù)行的中心，沒有擴(kuò)散中斷（第 24-27 行）； 在第 2 步中，我們確保當(dāng) U 的長度為奇數(shù)時(shí)，總行數(shù)為奇數(shù)（第 17-19 行）。 U 中的剩余單位單元放置在 X 的邊界（第 28-36 行）。 為此，首先，我們初始化一個(gè)計(jì)數(shù)器 n（第 29 行），它從 X 的最左端和最右端選擇一列用于單元格放置。 一旦最左邊和最右邊的列被填滿，計(jì)數(shù)器就會(huì)增加并選擇下一個(gè)列（第 33-35 行）。 例如，在電流鏡測試用例中，U 中有兩個(gè)單元單元，每個(gè)單元來自設(shè)備 A 和 B。它們放置在左右邊界位置，如圖 4? 所示。 在這種情況下，每條邊的一列就足夠了； 如果需要，計(jì)數(shù)器的作用是填充第二列或第三列。
第 4 步在 Mhalf 中放置單元格 Mhalf 中的單元格按升序排序并存儲(chǔ)在 Mtemp（第 38 行）中，它表示尚未放置的單元格集。 此后，從第 39 行開始，將單元格放置在一半的行上。每行中的這些單元格交替放置在 CC 點(diǎn)的左側(cè)/右側(cè)。 放置在一行中的單元格的起始位置由兩個(gè)變量 Zl 和 Zr 設(shè)置（第 41 行）。 最初，Zl 和 Zr 分別設(shè)置為 CY 和 CY +1（第 41 行）。 在 CC 點(diǎn)的左（右）放置一個(gè)晶胞后，Zl（Zr）減（加）一并更新位置。 換言之，Zl和Zr在CC的左/右的單元放置之后移動(dòng)到CC位置的左/右。 然后將 Mtemp 中的單元格連續(xù)放置在一行中，直到它被填滿（第 42 行）。
將單元格填充到行中的順序基于為每個(gè)設(shè)備計(jì)算的參數(shù)比率（第 43 行）：這是該設(shè)備在 Mtemp 中未放置的單元格與單元格總數(shù)的比率 半個(gè)。 原則是，如果相對(duì)而言，到目前為止已經(jīng)放置了一小部分單元格，我們就選擇一個(gè)設(shè)備進(jìn)行放置。 這有助于確保設(shè)備更好地分散。 使用這個(gè)原理，算法現(xiàn)在從 Mtemp 中選擇一個(gè)設(shè)備（如果可能，可以共享擴(kuò)散區(qū)域）并具有最大比率（第 46 和 56 行）。
在每一行中，該方法交替地將單元格放置在 CC 點(diǎn)的左側(cè)和右側(cè)。 布爾計(jì)數(shù)器 Z 用于通過驗(yàn)證它是 0 還是 1 來強(qiáng)制執(zhí)行此操作。這種交替的例外是當(dāng)總行數(shù)為奇數(shù)并且 CC 放置發(fā)生在中間行時(shí)：在這一行中，單元格被放置 僅在 CC 的左側(cè)。 正如我們稍后將解釋的，這個(gè)左半行將在關(guān)于 CC 點(diǎn)的步驟 5 中反映到右半行。 因此，布爾計(jì)數(shù)器 Z 每次將一個(gè)單元格放置在一行中時(shí)都會(huì)反轉(zhuǎn)，除非總行數(shù)為奇數(shù)且單元格放置在中間行（第 65-67 行）。 此外，如果設(shè)備已經(jīng)被放置在列中（在不同的行中），為了最大限度地減少 LOD 不匹配，其他設(shè)備的優(yōu)先級(jí)高于該設(shè)備（第 48-51 行和第 58-61 行）
例如，在電流鏡組測試用例中，首先選擇器件C：此時(shí)沒有器件可以共享擴(kuò)散區(qū)，C是Ratio值最高的器件。 它在 X 中的位置如圖 4(d) 所示。 此后，Ratio 被更新，現(xiàn)在 Ratio 值最大的設(shè)備 D 被放置，如圖所示。 此時(shí)，該行已填滿，我們移至下一行。 重復(fù)該過程，直到放置所有單元格，如圖 4(f)-(g) 所示
Step 5后處理算法，如前所述，將一半設(shè)備（以M為單位）放在下部陣列中。剩余的一半器件在X中的CC點(diǎn)周圍反射。反射在穿過CC點(diǎn)的水平線上進(jìn)行。如果行數(shù)為奇數(shù)，則需要對(duì)中間的行執(zhí)行附加步驟：將其左半部分鏡像到右半部分以創(chuàng)建CC對(duì)稱性。如圖所示。4 (h) （第71行）。
最后，使用 (1) 計(jì)算由于 LOD 效應(yīng)導(dǎo)致的兩個(gè)器件之間的最大閾值電壓失配 Δmax V。 每個(gè)晶胞的 SA/SB 值首先根據(jù)放置計(jì)算，然后使用 (1) 計(jì)算 Δmax V。 可以使用 X 左側(cè)/右側(cè)的虛擬對(duì)象來最小化失配（這將增加 SA 和 SB，如圖 2 所示，因此會(huì)降低 Δmax V ）。 為了在 ε · Vth 內(nèi)最小化 Δmax V（ε 是用戶定義的容差），使用 (1) 計(jì)算 SA/SB 的值，并計(jì)算 X 左側(cè)/右側(cè)所需的虛擬單元格數(shù)以滿足 SA/SB 標(biāo)準(zhǔn)。 WPE 的最佳解決方法是使用確保與井邊緣的最小距離的虛擬單元。
放置完成后，我們的下一個(gè)任務(wù)是布線 CC 陣列。 由于納米級(jí)模擬電路中的互連瓶頸，CC 布局必須仔細(xì)布線以避免性能下降。 如第 II-C 節(jié)所述，EM 和電阻性寄生效應(yīng)都是布線中的重要考慮因素。 對(duì)于長時(shí)間承載大量直流電流的導(dǎo)線，必須考慮 EM 因素以控制導(dǎo)線中的電流密度，尤其是在較低的金屬層中。 此外，特別是在先進(jìn)技術(shù)中，較低金屬層中的高線電阻和高通孔電阻意味著沿這些線的 IR 壓降可能很高和/或不匹配，從而顯著改變了電路性能指標(biāo)。 通過識(shí)別敏感導(dǎo)線和在節(jié)點(diǎn)之間使用多個(gè)并聯(lián)連接，可以減少這兩種影響，從而有效地降低電阻以及 EM 的電流密度。
算法 2 描述了一種 CC 路由方法，該方法具有寄生不匹配感知和 EM 感知。 為了滿足電流密度限制的約束或減少 IR 壓降，該算法有效地加寬了線寬以滿足這些約束。 在 FinFET 技術(shù)中，由于著色規(guī)則，線加寬意味著必須使用多條平行線。 沿導(dǎo)線的 IR 壓降會(huì)移動(dòng)晶體管偏置點(diǎn)并影響偏移和匹配。 由于通過晶體管的電流取決于 (VGS -Vth -VIR)，我們使用隨機(jī) Vth 失配作為參考，對(duì)于具有指定數(shù)量的單位單元的網(wǎng)表來說，這是一種無法控制的變化。 我們將允許的 IR 壓降限制為 Vth 中隨機(jī)失配的一小部分。 具體來說，標(biāo)準(zhǔn)偏差 σ(ΔVGS) 計(jì)算如下 [26]：
布線算法
路由算法的輸入是電路網(wǎng)表，端子列表，來自算法1的單位單元的CC放置，分?jǐn)?shù) ε ，偏置電流和電壓，路由層的每單位長度電阻和EM約束以及過程常數(shù) (例如，AVT，β，等)。我們假設(shè)原理圖模擬提供了每個(gè)單元電池的偏置電壓和電流。我們描述了路由算法，并在圖4中的測試用例上進(jìn)行了說明。
對(duì)于測試用例的終端 S，算法的核心在圖 5 中突出顯示。 我們的總體方案是使用水平線將同一設(shè)備的所有單元連接成一行，并使用垂直線跨行連接單元。 首先，我們使用步驟 1 計(jì)算一行中垂直磁道 (NV) 和水平磁道 (NH) 的總數(shù)。此后，在步驟 2 中計(jì)算終端的最大允許 IR 壓降。接下來，進(jìn)行初始磁道分配 在其中使用單根電線將所有單元電池連接到端子。 圖 5(a) 中測試用例的終端 S 顯示了這一點(diǎn)。 通過優(yōu)化步驟 3 和 4 中平行垂直/水平線的數(shù)量來滿足 IR 壓降約束。例如，垂直線分配在圖 5（b）-（d）中，水平線分配在圖 5（ e)-(f)。 由于光刻驅(qū)動(dòng)的考慮，每個(gè)布線金屬層都被限制為單向的，這在先進(jìn)的 FinFET 技術(shù)節(jié)點(diǎn)中很常見。 我們從 (Metal2, Metal3) 在 (Horizo??ntal, Vertical) 方向開始布線； 此外，如果需要，可以使用更高的金屬層。 接下來，我們討論每個(gè)步驟。 第 1 步：計(jì)算軌道數(shù)（第 4-5 行） 給定位置，我們首先計(jì)算 NV 和 NH。 圖 6(a) 說明了一個(gè)大小為 W × H 的陣列。如果 pH 和 pV 分別是水平和垂直導(dǎo)線的間距，RH 是行高，對(duì)應(yīng)于晶胞高度，則
值得跟進(jìn)
A. K. Sharma et al., “Performance-Aware Common-Centroid Placement and Routing of Transistor Arrays in Analog Circuits,” 2021 IEEE/ACM International Conference On Computer Aided Design (ICCAD), 2021, pp. 1-9, doi: 10.1109/ICCAD51958.2021.9643532.
總結(jié)
以上是生活随笔為你收集整理的模拟电路中晶体管阵列的性能感知公共质心布局和布线 ALIGN的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。
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