注: 本文章最初是基于Vivado 2017.4 版寫的, 當時寫的有些粗糙, 現在重新更新完善一下. Vivado版本更換為2020.2. 文章部分內容主要參考自Xilinx 官網提供的用戶向導手冊.

參考:

• Vivado Design Suite User Guide: Getting Started
• Vivado Design Suite User Guide: Design Flows Overview

Vivado 設計套件概述

Vivado 設計套件是什么?

Vivado 設計套件用于進行 7 系列, UltraScale 系列, Versal 系列器件, Zynq-7000 SoC, Zynq UltraScale+ MPSoC 器件的設計開發. 這些器件與原有的FPGA芯片相比, 硬件資源更豐富, 并添加了許多新技術, 如: 堆疊硅互連(SSI)技術，高達28G字節的高速I/O接口, 微處理器和外設硬核, 模擬混合信號等等. Vivado 設計套件涉及了對這些器件設計, 仿真, 綜合, 實現到下載, 調試各個環節, 并在各個環節提供了各類優化工具, 用來對器件的時序, 使用率, 功耗等進行快速優化.

Vivado 設計套件用來取代 ISE設計套件. 與ISE設計套件由一系列單一的工具(如: Project Navigator, Xilinx Synthesis Technology (XST),Timing Constraints Editor, ISE Simulator (ISim), ChipScope Analyzer, XilinxPower Analyzer, PlanAhead design tool等)組成不同, Vivado設計套件將這些功能都集成在了一起, 并采用共享內存的方式, 實現整個設計過程的數據模型共享, 而不需要刻意地讀寫和轉換各種中間文件.

Vivado 設計套件中的所有工具都采用工具命令語言(Tcl)接口. 并且Vivado 集成開發環境(IDE)中涉及的所有命令和選項都可以通過Tcl命令獲取和執行，這是Vivado設計套件的圖形用戶界面(GUI)，可以通過Tcl訪問.

通過以下方式, 可以與Vivado 設計套件進行交互:

• Vivado IDE中的圖形化操作
• 在Vivado IDE中的Tcl Console 窗口或Vivado Design Suite Tcl Shell中運行Tcl命令或腳本
• 圖形化操作和Tcl命令混合

Vivado 系統級設計流程

本教程包含的內容如下:

• vivado 開發教程(一) 創建新硬件工程
• vivado 開發教程(二) 使用IP集成器
• vivado 開發教程(三) 在SDK中創建應用工程
• vivado 開發教程(四) 行為仿真

其他內容會陸續添加,敬請期待. 謝謝支持(*^▽^*)

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總結

以上是生活随笔為你收集整理的Vivado 开发教程 汇总的全部內容，希望文章能夠幫你解決所遇到的問題。

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