一、新建工程

首先打開vivado2017.4

點(diǎn)擊create project

點(diǎn)擊next

為新建的工程起名字，路徑和名字都不要有中文
起好名字后點(diǎn)擊next

選擇RTL project，勾選do not specify sources at this time,表示以后再配置資源文件
選好了之后點(diǎn)擊next

輸入你的FPGA板的型號(hào)，我的是xc7a100tcsg424
然后點(diǎn)擊next

finish之后，如圖所示，可以配置語言，這里選擇的是VHDL

然后我們開始新建/添加文件，點(diǎn)擊+

選擇add or create design sources







雙擊你所建立的source之后，就可以開始寫程序了

二、寫程序

在這里我提供一個(gè)簡單的程序

library IEEE; use IEEE.STD_LOGIC_1164.ALL;entity test is Port ( led:out std_logic;switch:in std_logic); end test;architecture Behavioral of test isbegin process(switch) beginif switch='1' thenled<='1';else led<='0';end if; end process;end Behavioral;

然后我們開始寫仿真程序,同樣建立一個(gè)仿真文件


仿真文件的命名通常為test_bench

這里我也提供對應(yīng)的仿真程序，以供參考

library IEEE; use IEEE.STD_LOGIC_1164.ALL;entity test_bench is end test_bench;architecture Behavioral of test_bench is component test port(led :out std_logic;switch:in std_logic); end component; signal led:std_logic:='0'; signal switch:std_logic:='0'; begin dut:test port map(led=>led,switch=>switch); process beginswitch<='1';wait for 10ms;switch<='0';wait for 10ms; end process; end Behavioral;

寫完之后點(diǎn)擊保存
三、仿真
然后開始仿真


仿真界面的上方有三個(gè)鍵：a是重新開始仿真，b是開始仿真直到點(diǎn)擊break(F5),c是仿真指定的時(shí)間，我這里設(shè)置的是100ms

點(diǎn)擊紅色圓圈里的是看到所有仿真波形

仿真波形沒有錯(cuò)誤，開始綜合
四、綜合
點(diǎn)擊 run synthesis,等待一段時(shí)間

跳出一個(gè)對話框，點(diǎn)擊cancel
五、約束
如果你沒有現(xiàn)成的約束文件，就自己約束了
先點(diǎn)擊 open synthsized design


打開開發(fā)板的使用指南

例如：我想約束為
led對應(yīng)LD0（H17）
switch對應(yīng)switch0（J15）

約束之后，保存CTRL+S，跳出來對話框，點(diǎn)擊確定
然后為約束文件命名

然后重新執(zhí)行綜合
六、實(shí)現(xiàn)以及生成二進(jìn)制文件
實(shí)現(xiàn)

生成二進(jìn)制文件

然后 open hardware manager
點(diǎn)擊open target
點(diǎn)擊device program
程序下載完畢后觀察實(shí)驗(yàn)現(xiàn)象
對應(yīng)的工程下載地址https://download.csdn.net/download/qq_40033089/10665467

*https://blog.csdn.net/qq_40033089/article/details/82693492*

總結(jié)

以上是生活随笔為你收集整理的基于VHDL的vivado2017.4使用教程的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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