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Calibre物理驗證系列 〓 Calibre DRC 　　作為工作在展平模式下的設計規則檢查（DRC）工具，Calibre DRC先展平輸入數據庫，然后對展平的幾何結果進行操作。?? 〓 Calibre DRC-H 　　作為Calibre DRC的選項，Calibre DRC-H確保層次化的DRC成為可能，層次化設計規則檢查維持數據庫的層次化結構，并且充分利用設計數據的層次化關系減少數據處理時間、內存使用和DRC檢查結果數量。對于確定類型的芯片而言，DRC-H要比在展平模式下的Calibre快幾個數量級。層次化處理對于0.35μm或以下工藝，規模達到或者超過百萬晶體管的芯片設計優勢更加明顯。Calibre DRC-H通常可以和設計規則檢查(DRC)以及光學工藝校正(OPC)配合使用。 〓 Calibre LVS 　　作為Mentor Graphics公司工作在展平模式下的版圖與原理圖對照（LVS）工具，Calibre LVS先展平輸入數據庫，然后對展平的幾何結果進行操作。 〓 Calibre LVS-H 　　作為Calibre LVS的選項，Calibre LVS-H確保層次化的LVS成為可能，層次化版圖與原理圖對照維持數據庫的層次化結構，并且充分利用設計數據的層次化關系減少數據處理時間、內存使用和LVS錯誤結果數量。對于確定類型的芯片而言，LVS-H要比展平模式下的Calibre快一個數量級。層次化處理對于0.35μm或以下工藝，規模達到或者超過百萬晶體管的芯片設計優勢更加明顯。 〓 Calibre Multithreaded 　　Calibre MT(多線程)采用最先進的并行處理技術加速基于多CPU工作站和服務器的層次化DRC、LVS、ORC、OPCpro和PRINTimage處理。Calibre DRC 和Calibre LVS所有產品都支持多線程的能力，并可以通過命令行選項“-turbo”實現多線程能力的調用。并且通過多線程方式實現性能的加速無需修改規則文件、網絡管理以及任何其它的配置。取決于具體應用的規則和版圖數據，雙處理器上可以提升性能到1.6倍，八處理器上性能的提升達到4-7倍。多線程的能力在普通的Calibre使用授權中可以直接應用。Calibre運行多線程功能時將自動檢出另外的基本授權，以下是檢出附加的授權比率列表： 〓 Calibre CI 　　Calibre CI（連接接口）支持第三方對通過LVS-H數據命名為版圖多邊形數據的反標信息的訪問。Calibre LVS-H運行結束后，用戶可以訪問SVDB目錄下工業標準格式的數據（GDS、SPICE網表）。Calibre CI提供一系列可以從Calibre Query Server中調用的命令自動生成這些數據。 〓 Calibre Interactive 　　Calibre Interactive是可以從用戶熟悉的版圖工具中直接調用實施交互方式單元和模塊驗證的Calibre物理驗證環境。Calibre Interactive進一步擴充了Calibre產品線。 〓 Calibre DESIGNrev 　　Calibre DESIGNrev可以迅速裝載和觀察數據量巨大（幾個G字節）GDSII版圖數據。高級的編輯能力支持GDSII格式的快速修改和處理。Calibre DESIGNrev 和其他的Calibre工具緊密連接，例如Calibre Interactive和Calibre RVE，提供最有效的錯誤可視化、調試和重新驗證，因而帶來全芯片驗證和出帶可觀的時間節省。 〓 Calibre RVE/QDB-H 　　Calibre RVE/QDB-H是Calibre的功能強大的圖形化調試和結果觀察工具。支持在用戶喜歡的版圖編輯器或瀏覽器上觀察和修正報告的錯誤或差異，在原理圖和版圖之間實現交互探測以及網表瀏覽。圖形化工具RVE（結果觀察環境）可以從QDB（查詢數據服務器）取得Calibre結果數據，并且為編輯器或瀏覽器提供數據。RVE通過普通的插槽接口實現同編輯器或者瀏覽器的通訊，這種通訊機制確保RVE支持幾乎所有的編輯器。目前支持的編輯器包括IC Station、Virtuoso和SX 9000。同時也提供一個RVE集成工具包（RVE Integration Toolkit）幫助用戶更加容易地集成其它的編輯器和瀏覽器。RVE支持Calibre DRC、Calibre LVS和Calibre ORC的分析結果。 〓 Calibre MGC 　　Calibre MGC實現與Mentor Graphics公司Falcon Framework框架結構之間的接口，透過Calibre MGC可以獲得面向LVS和寄生提取處理的EDDM設計數據。 Calibre 寄生參數提取系列 〓 Calibre xRC 　　Calibre xRC是全芯片寄生參數提取工具，提供晶體管級、門級和混合級別寄生參數提取的能力，支持多層次的分析和仿真。Calibre xRC為模擬與混合信號SoC設計工程師提供了一個獨立于設計風格和設計流程的單一的寄生參數提取解決方案。對于模擬電路或者小型模塊的設計工程師來說，Calibre xRC提供高度的精確性以及與版圖環境之間的高度集成。對于數字、大型模塊以及全芯片的設計而言，Calibre的層次化多邊形處理引擎為Calibre xRC提供足夠的性能。使用單一的寄生參數提取工具，設計小組可以避免維護和支持多種寄生參數提取工具的昂貴代價。Calibre xRC可以非常方便地在流行的版圖環境中通過Calibre Interactive來實現調用。Calibre xRC和Calibre RVE集成在一起實現模擬和數字結果的高效率調試，并且直接在版圖或原理圖中可視化寄生參數。同Calibre View集成可以實現設計環境直接重新執行仿真。結合Calibre LVS，Calibre xRC是業界唯一已經為大規模量產驗證了的可以精確反標源設計電路圖的模擬與混合信號SoC工具。 〓 xCalibrate 　　xCalibrate是一個校準工具，可以為xCalibre產生提取電容時所使用的電容規則文件。給定一種特定的互聯工藝描述（層數、高度、寬度、介質常數等），xCalibrate就可以為指定的工藝確定基本的幾何相互作用關系。Xcalibrate會構造出一些校準用的結構，并且將這些結構作為三維場提取的輸入。三維場提取的輸出經分析產生xCalibrate規則文件中的電容方程。 〓 Calibre xRC-CB 　　Calibre xRC-CB專為需要對單元、模塊以及小規模芯片設計實施詳細寄生參數提取而定制。實現與所有Calibre產品系列以及流行的版圖和仿真環境的集成。用戶可以選擇面向各種仿真器（如Eldo、HSPICE 和Spectre）的集總參數C、分布參數RC以及分布參數RCC的SPICE類型輸出格式，無需重新提取寄生參數就可以生成不同格式的網表。Calibre xRC-CB 也可以實現與Calibre View(提取后的視圖)的集成。結合Calibre LVSTM，Calibre xRC-CB是業界唯一已經為大規模量產驗證了的可以精確反標源設計電路圖的寄生參數提取工具集。 DFT測試設計系列 〓 DFTAdvisor 　　DFTAdvisor利用友好的圖形用戶界面引導完成可測性分析并優化測試結構的插入，執行全面的測試規則檢查，從而保證在ATPG之前不存在任何遺留的可測性設計問題。DFTAdvisor 測試綜合工具自動插入測試結構電路，支持全掃描或部分掃描的測試邏輯，能夠自動識別電路中的時序單元并自動轉換成可掃描的單元，并能夠把電路中可掃描的單元串接成掃描鏈，從而大大增強了IC和ASIC設計的可測試性。此外，利用它在設計過程的早期階段進行可測性分析，測試綜合生成和測試向量自動生成之前發現并修改違反測試設計規則的問題，盡可能提高ATPG的效率并縮短測試開發的周期。 ???? 主要特點： ???? 1、支持多種形式的設計輸入。包括GENIE，EDIF，TDL，VHDL，Verilog ???? 2、支持Mux-DFF、Clocked-Scan和LSSD掃描結構； ???? 3、支持多種掃描結構的插入。包括全掃描結構，多種可選的部分掃描結構和自動測試點的插入； ???? 4、支持智能化的、層次化的測試邏輯的自動化插入； ???? 5、通過密集的基于仿真的測試規則檢查（超過140條測試規則）來確保高效率的可測性分析； ???? 6、通過自動測試點插入與綜合來加強設計的可測性； ???? 7、通過插入測試邏輯電路自動糾正設計中違反可測性設計規則的部分； ???? 8、支持版圖層次上的掃描鏈單元的次序控制，以提高測試邏輯插入過程中的時序有效性； ???? 9、為后續的ATPG過程提供充分支持，生成ATPG工具要求的全部SETUP文件 〓 DFTInsight 　　DFTInsight是與Mentor Graphics的ATPG工具包緊密集成的圖形化調試工具，提供了方便的可測性問題的圖形化調試手段。在DFTAdvisor、FastScan或FlexTest中都可調用DFTInsight生成電路圖窗口顯示信息，快速確定和解決可測性問題。它的電路圖顯示可以智能地將層次化設計的其它信息屏蔽，而只顯示與可測性問題有關的電路。它根據標準網表信息生成電路圖，不需要特殊的電路圖符號支持，這個功能意味著DFTInsight能夠以即插即用的方式插入用戶選擇的設計環境中。 ???? 主要特點： ???? 1、通過圖形化分析加速ASIC與IC的可測性調試； ???? 2、根據設計規則檢查結果進行原理圖的動態劃分，定位出可測性問題的發生位置； ???? 3、根據故障分類信息結果進行原理圖的動態劃分，定位出ATPG工具沒有覆蓋的故障所在位置； ???? 4、根據ATPG工具分析ATE機上失敗的測試向量結果來幫助定位芯片上的故障位置； ???? 5、可以在原理圖上通過部件間的交互選擇與跟蹤來檢查設計； ???? 6、無需專門的庫支持來進行原理圖顯示； ???? 7、與FastScan、FlexTest和DFTAdvisor緊密集成 〓 FastScan 　　FastScan是業界最杰出的測試向量自動生成（ATPG）工具，為全掃描IC設計或規整的部分掃描設計生成高質量的的測試向量。FastScan支持所有主要的故障類型，它不僅可以對常用的Stuck-at模型生成測試向量，還可以針對關鍵時序路徑、transition模型生成at-speed測試向量、針對IDDQ模型生成IDDQ測試向量。此外FastScan還可以利用生成的測試向量進行故障仿真和測試覆蓋率計算。 ???? 主要特點： ???? 1、支持對全掃描設計和規整的部分掃描設計自動生成高性能、高質量的測試向量； ???? 2、提供高效的靜態及動態測試向量壓縮性能，保證生成的測試向量數量少，質量高； ???? 3、支持多種故障模型：stuck-at、toggle，transition、critical path和IDDQ； ???? 4、支持多種掃描類型：多掃描時鐘電路，門控時鐘電路和部分規整的非掃描電路結構； ???? 5、支持對包含BIST電路，RAM/ROM和透明Latch的電路結構生成ATPG ???? 6、支持多種測試向量類型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。 ???? 7、利用簡易的Procedure文件，可以很方便地與其他測試綜合工具集成； ???? 8、?? 通過進行超過140條基于仿真的測試設計規則檢查，保證高質量的測試向量生成； ???? 9、FastScan CPA選項支持at-speed測試用的路徑延遲測試向量生成； ???? 10、FastScan MacroTest選項支持小規模的嵌入模塊或存儲器的測試向量生成； ???? 11、FastScan Diagnostics選項可以通過分析ATE機上失敗的測試向量來幫助定位芯片上的故障； ???? 12、ASICVector Interfaces選項可以針對不同的ASIC工藝與測試儀來生成測試向量 〓 FlexTest 　　FlexTest的時序ATPG算法使它在部分掃描設計的ATPG領域擁有巨大的優勢，可以顯著提高無掃描或全掃描設計的測試覆蓋率。其內嵌故障仿真器可以估計功能測試向量的故障覆蓋率，然后在此基礎上生成部分掃描電路結構的時序ATPG。 FlexTest還可以將ATPG和故障仿真任務在網絡上進行分布計算，大大提高運行速度； ???? 主要特點： ???? 1、提供對無掃描電路，部分掃描電路和全掃描電路生成高效時序ATPG； ???? 2、支持多種故障模型：stuck-at、transition和IDDQ； ???? 3、可以同時支持多種測試結構類型：Mux-DFF、Clocked-Scan和LSSD； ???? 4、通過進行超過140條基于仿真的測試設計規則檢查，保證高質量的測試向量生成； ???? 5、可以使用已有的功能測試向量進行故障仿真，計算測試覆蓋率； ???? 6、FlexTest Distributor選項提供的分布處理技術可以加速ATPG與故障仿真過程； ???? 7、與FastScan和DFTAdvisor共享數據庫，使得DFT與ATPG流程效率更高； ???? 8、利用簡易的Procedure文件，可以很方便地與其他組合ATPG工具集成 〓 MBISTArchitect 　　MBISTArchitect可以靈活地在ASIC或IC中自動實現內嵌存儲器陣列的RTL級BIST結構。MBISTArchitect支持多種測試算法，并支持用戶自定義的測試算法。可以對一個或多個內嵌存儲器自動創建BIST邏輯，完成BIST邏輯與存儲器的連接，它能夠在多個存儲器之間共享BIST控制器，實現并行測試，從而顯著縮短測試時間和節約芯片面積。另外，它的BIST結構中還包括故障的自動診斷功能，方便了故障定位和開發針對性的測試向量。 ???? 主要特點： ???? 1、支持對多種形式的存儲單元測試，包括：SRAM、ROM、DRAM和多端口RAM； ???? 2、支持多種存儲器測試算法，包括：March C+、checkerboard、ROM、Unique Address和Data Retention等； ???? 3、支持用戶自定義的測試算法； ???? 4、自動生成可綜合的VHDL或Verilog格式的MBIST電路描述、仿真用的測試基準文件和綜合批處理文件； ???? 5、自動插入與連接BIST控制器到嵌入式存儲器或外部存儲器，縮短了設計與測試時間； ???? 6、通過并行應用結構與并行測試過程來保證最快的測試速度； ???? 7、能夠提供診斷信息以進行失效存儲單元的定位； ???? 8、提供可選擇的存儲單元自動修復功能，提高成品率 〓 TestKompress 　　TestKompress的EDT（Embedded Deterministic Test）算法使它在ATPG領域擁有無以倫比的技術優勢，它在保證測試質量的前提下顯著地（目前可達到100倍）壓縮測試向量數目，從而大大提高產品測試速度，降低測試成本。它提供的嵌入式壓縮引擎模塊是一個通用IP，可以很方便地集成到用戶的設計。 ???? 主要特點： ???? 1、TestKompress處理流程與Fastscan完全兼容； ???? 2、在保證測試質量的前提下成百倍地減少測試向量的數目，降低測試成本； ???? 3、支持多種故障模型：stuck-at、transition和path-delay、IDDQ； ???? 4、支持多種測試向量類型：Basic，clock-sequential，RAM-Sequential，clock PO， Multi-load。 ???? 5、引入嵌入式壓縮引擎IP不需要對系統邏輯進行任何更改，對電路的性能沒有任何影響； ???? 6、與FastScan和DFTAdvisor共享數據庫，使得DFT與ATPG流程效率更高 〓 BSDArchitect 　　BSDArchitect在邏輯綜合之前的RTL設計階段自動生成邊界掃描電路和IO管腳的自動插入。為實現自動驗證，它還生成一個可用于任何VHDL或Verilog仿真器的測試基準文件；此外，BSDArchitect形成設計的BSDL模型，為生成ATPG測試向量做準備。為了實現更好的性能可預測性和設計復用，也可以直接插入實現在特定工藝上的邊界掃描電路。在SOC測試中，BSDArchitect還利用IEEE 1149.1邊界掃描結構中的自定義指令進行全片的測試管理。 ???? 主要特點： ???? 1、BSDArchitect讀入IC、ASIC或MCM設計的行為級VHDL或Verilog描述，生成符合IEEE1149.1邊界掃描標準的VHDL或Verilog電路描述，并將它插入到原來的設計中； ???? 2、支持實現IEEE 1149.1邊界掃描結構中的自定義指令邏輯，實現對內部掃描和BIST的芯片級測試互連與測試過程控制，縮短IC實現周期； ???? 3、可以實現直接插入針對特定工藝上的邊界掃描電路； ???? 4、支持IO管腳的自動插入，可以實現直接插入針對特定工藝的IO管腳； ???? 5、自動生成邊界掃描描述語言（BSDL）文件, 提供到自動測試設備（ATE）的平滑過渡； ???? 6、自動生成Verilog或VHDL格式的測試基準向量進行邊界掃描邏輯的功能檢查，包括對BSDL的自適應檢查 〓 LBISTArchitect 　　LBISTArchitect在ASIC、IC和IP內核中自動插入內建自測試（BIST）電路，以保證較高的故障覆蓋率。它可以自動生成BIST結構（BIST控制器、測試向量發生器和電路特征壓縮器）的可綜合RTL級HDL描述，并快速進行故障仿真以確定故障覆蓋率。它支持多時鐘設計，可以在工作頻率下進行at-speed測試，在選擇內部測試點時使用了MTPI專利技術將面積代價降至最低，確保設計完全處于BIST-ready狀態。LBISTArchitect可以直接與BSDArchitect和ATPG工具進行接口。 ???? 主要特點： ???? 1、 內建自測試技術降低了芯片測試對ATE測試機memory容量的要求； ???? 2、針對部件或系統進行內建自測試（BIST）的自動綜合、分析與故障仿真，便于進行設計與測試的復用； ???? 3、at-speed測試和多頻率測試確保了高性能、高質量的測試設計； ???? 4、全面的BIST設計規則檢查確保了易用性、減少了設計時間、縮短了設計面市時間； ???? 5、專利的MTPI技術能夠在獲得最大故障覆蓋率的同時將對設計的影響減至最低； ???? 6、BIST部件的RTL綜合和與工藝無關，可以保證設計復用； ???? 7、配合BSDArchetect可實現層次化的LBIST電路連接關系 〓 Eldo 　　高性能、高精度的Spice晶體管級仿真器 ???? 主要特點： ???? 1、準確度高。Eldo使用了新的算法，增加了SPICE的精度。通過基爾霍夫電流約束進行全局檢查，對收斂嚴格控制，保證了精度。 ???? 2、仿真速度達到一般SPICE的3到10倍，還可以對不同的電路子模塊采用不同的算法，大大提升了速度。還支持行為級的描述！Eldo支持的AMS HDL語言，使得功能性增加的同時，也可以提升仿真速度。 ???? 3、 容量大，最大可以達到30萬個晶體管。 ???? 4、 收斂性。Eldo采用了最先進的技術。比如DC convergence引入的分割概念（在不收斂時對電路自動進行分割再組合，更改了Matrix，）使得DC收斂大大提升。 ???? 5、 控制界面友好。Eldo可以單獨使用(即命令行方式)，也可以集成到電路圖編輯工具環境中，比如Mentor的DA_IC，或者Cadence的Schematics Composer中。Eldo的輸入文件格式可以是標準的SPICE，也可以是HSPICE的格式。如果不采用默認模式，Eldo雖然同樣用許多Option進行各種控制，但是使用非常方便。另外，用戶通過Eldo特有的革命性的Shell可以中斷正在進行中的仿真，進行數據交換，調整仿真條件或參數設置，與Eldo進行互動。 ???? 6、 功能。除了提供其它SPICE幾乎全部的功能外，Eldo本身擁有自己獨特的功能。提供了多種基本單元模型，可以直接調用和仿真；可以進行RC Reduction，在后仿真時尤其有作用；還有“斷點續仿真”的功能；需求數據的仿真結束再提取。 ???? 7、 Eldo完全兼容Hspice的Model。 ???? 8、可擴展性。Eldo可以方便的嵌入到目前的設計環境中。此外，Eldo還可以擴展到混合仿真平臺ADMS，進行數字、模擬混合仿真。Eldo的輸出文件可以被其它多種波形觀察工具查看和計算，Eldo本身提供的Xelga和EZWave更是功能齊全和強大的兩個波形觀察和處理工具。 ???? 9、Eldo RF是目前射頻電路設計解決方案中最優秀的仿真器。 〓 Modelsim SE 　　ModelSim是業界最優秀的HDL語言仿真器，具有快速的仿真性能和最先進的調試能力，支持眾多的ASIC和FPGA廠家庫，是作FPGA、ASIC設計的RTL級和門級電路仿真的首選。全面支持VHDL和Verilog語言的IEEE 標準，以及IEEE VITAL 1076.4－95 標準，支持C語言功能調用,支持 C模型、基于SWIFT的SmartModel邏輯模型和硬件模型的仿真。它具有豐富而又易用的圖形用戶界面，提供最友好的調試環境，為加快調試提供強有力的手段。 ???? 主要特點： ???? 1、單內核三語言VHDL、Verilog和System-c混合仿真器，可以進行VHDL，Verilog以及VHDL和Verilog混合仿真； ???? 2、高性能的RTL和門級優化，本地編譯結構，編譯仿真速度快； ???? 3、編譯的代碼與機器和版本無關，便于數據移植和庫維護； ???? 4、支持加密IP，便于保護IP核； ???? 5、集成 C調試器，可以在統一的界面中同時仿真C 和VHDL\Verilog； ???? 6、完全支持Verilog-2001，初步支持System Verilog，beta版支持PSL；ModelSim是唯一支持所有標準的仿真器，同時也是定義和執行這些標準的積極的參與者； ???? 7、先進的Signal Spy功能，可以方便地訪問VHDL 或者 VHDL 和Verilog 混合設計中的下層模塊的信號，便于設計調試； ???? 8、先進的Dataflow窗口，可以迅速追蹤到導致不定狀態的原因，并顯示整條路徑；集成的Performance analyzer幫助分析性能瓶頸，加速仿真； ???? 9、同一波形窗口可以顯示多組波形，并且能進行多種模式的波形比較（Wave Compare）； ???? 10、先進的代碼覆蓋率模塊Code coverage，能報告出每個分支的執行情況，進一步提高了測試的完整性； ???? 11、支持Tcl/Tk文件； ???? 12、提供源代碼模版和助手； ???? 13、支持項目管理

轉載于:https://www.cnblogs.com/asic/archive/2011/05/22/2053416.html

總結

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