synopsys vcs 軟件是仿真和驗(yàn)證的軟件，必須掌握。

vcs 即 verilog compile simulator? 支持 verilog, systemVerilog, openvera, systemC等語言，同時(shí)也有代碼覆蓋率檢測等功能。

可以合第三方軟件集合使用，例如 Vera , Debussy ，Specman 等等。

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? 在 linux 下調(diào)用vcs，需要設(shè)置相應(yīng)的環(huán)境變量。

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1、學(xué)習(xí)vcs 最好的資料肯定是官方的說明書，安裝軟件成功后，相應(yīng)doc目錄下會(huì)有。

?? 我的目錄為? ；? /home/pcc/synopsys/vcs/2011.03/doc/UserGuide/pdf

?? 包括??vcs.pdf， vcs_quickstart.pdf， dve_ug.pdf，? ucli_ug.pdf，以及cov_ug.pdf 和uvm相關(guān)的文檔等等，關(guān)于vcs各種應(yīng)用的文檔都能在這個(gè)目錄中找到。

2、vcs 運(yùn)行流程包括兩個(gè)步驟： “編譯compilation”和“仿真simulation”

?? 編譯后生成二進(jìn)制可執(zhí)行文件simv（名字可改） ，該文件用來仿真。

3、vcs 兩種工作模式

???

調(diào)試一般用 DVE ，不常用 ucli 命令形式，ucli是基于 tcl 命令的交互調(diào)試模式，不如 DVE 直觀。

4、vcs 編譯和仿真的參數(shù)，可以設(shè)置 compile-time options 和 simulation-time options

5、例子 ： 源文件 flow.v? flow_tb.v

?(1) 先編譯? vcs flow.v flow_tb.v? ，完成后生成 simv 文件，

???? 再仿真? ./simv

（2）編譯后立即仿真?? vcs flow.v flow_tb.v -R

? (1)(2) 是 batch 模式

?

? (3) 調(diào)用 DVE 仿真??? vcs flow.v flow_tb.v -debug_all -R -gui

?? 注意： 使用DVE 或者 ucli 調(diào)試模式，必須加參數(shù) -debug或者 -debug_all，-gui可以調(diào)出? DVE界面，不加-gui 默認(rèn) 是ucli 模式，如下：

?（4）ucli 模式：???? vcs flow.v flow_tb.v -debug_all -R -ucli

? 不加 -debug_all或者-debug? ， 也能調(diào)出 DVE 進(jìn)行仿真，但不支持像單步調(diào)試等一些基本的調(diào)試操作。

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總結(jié)

以上是生活随笔為你收集整理的vcs 入门的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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