debug设计
debug設(shè)計(jì)
會(huì)用到debug設(shè)計(jì)的階段
（1）RTL級設(shè)計(jì)仿真
（2）實(shí)施后的設(shè)計(jì)模擬
（3）在系統(tǒng)調(diào)試
使用網(wǎng)表插入調(diào)試探測流動(dòng)
（1）最高級別是一個(gè)簡單的向?qū)?，用于?chuàng)建和配置集成邏輯分析儀 (ILA)內(nèi)核會(huì)根據(jù)選定的一組網(wǎng)絡(luò)自動(dòng)進(jìn)行調(diào)試。
（2）下一級是主調(diào)試窗口，允許控制單個(gè)調(diào)試內(nèi)核、端口以及它們的屬性。當(dāng)綜合設(shè)計(jì)被打開時(shí)，可以顯示調(diào)試窗口通過從布局選擇器或布局菜單中選擇調(diào)試布局打開，或者可以直接用Window → Debug打開。
（3）最低級別是一組 Tcl XDC 調(diào)試命令，您可以手動(dòng)輸入到XDC 約束文件或作為 Tcl 腳本重放。
標(biāo)記 HDL 信號(hào)以進(jìn)行調(diào)試
您可以在綜合之前使用 HDL 源代碼級別識(shí)別用于調(diào)試的信號(hào)mark_debug 約束。對應(yīng)于 HDL 中標(biāo)記為調(diào)試的信號(hào)的網(wǎng)絡(luò)是自動(dòng)列在未分配調(diào)試網(wǎng)絡(luò)文件夾下的調(diào)試窗口中。
注意：在調(diào)試窗口中，調(diào)試網(wǎng)絡(luò)視圖是您選擇的網(wǎng)絡(luò)的更加以網(wǎng)絡(luò)為中心的視圖用于調(diào)試。 Debug Cores 視圖是一個(gè)更加以核心為中心的視圖，您可以在其中查看和設(shè)置核心屬性。
標(biāo)記網(wǎng)絡(luò)進(jìn)行調(diào)試的過程取決于您是否使用 RTL基于源的項(xiàng)目或基于綜合網(wǎng)表的項(xiàng)目。對于基于 RTL 網(wǎng)表的項(xiàng)目：使用 Vivado 綜合功能，您可以選擇使用VHDL 和 Verilog 源文件中的 mark_debug 約束。 mark_debug 的有效值約束為“TRUE”或“FALSE”。 Vivado 綜合功能不支持“SOFT”價(jià)值。
圖標(biāo)和 ILA 核心
空心綠色圖標(biāo)表示設(shè)置了 MARK_DEBUG 屬性但未連接的網(wǎng)絡(luò)到任何 ILA 核心。
總結(jié)
