debug设计
debug設計
會用到debug設計的階段
（1）RTL級設計仿真
（2）實施后的設計模擬
（3）在系統調試
使用網表插入調試探測流動
（1）最高級別是一個簡單的向導，用于創建和配置集成邏輯分析儀 (ILA)內核會根據選定的一組網絡自動進行調試。
（2）下一級是主調試窗口，允許控制單個調試內核、端口以及它們的屬性。當綜合設計被打開時，可以顯示調試窗口通過從布局選擇器或布局菜單中選擇調試布局打開，或者可以直接用Window → Debug打開。
（3）最低級別是一組 Tcl XDC 調試命令，您可以手動輸入到XDC 約束文件或作為 Tcl 腳本重放。
標記 HDL 信號以進行調試
您可以在綜合之前使用 HDL 源代碼級別識別用于調試的信號mark_debug 約束。對應于 HDL 中標記為調試的信號的網絡是自動列在未分配調試網絡文件夾下的調試窗口中。
注意：在調試窗口中，調試網絡視圖是您選擇的網絡的更加以網絡為中心的視圖用于調試。 Debug Cores 視圖是一個更加以核心為中心的視圖，您可以在其中查看和設置核心屬性。
標記網絡進行調試的過程取決于您是否使用 RTL基于源的項目或基于綜合網表的項目。對于基于 RTL 網表的項目：使用 Vivado 綜合功能，您可以選擇使用VHDL 和 Verilog 源文件中的 mark_debug 約束。 mark_debug 的有效值約束為“TRUE”或“FALSE”。 Vivado 綜合功能不支持“SOFT”價值。
圖標和 ILA 核心
空心綠色圖標表示設置了 MARK_DEBUG 屬性但未連接的網絡到任何 ILA 核心。
總結
