VHDL基本結構

（1）實體（Entity）：描述所設計的系統的外部接口信號，定義電路設計中得到所有的輸入和輸出端口。
（2）結構體（Architecture）：描述系統內部的結構和行為
（3）包集合（Package）：存放各設計模塊能共享的數據類型、常數和子程序等；
（4）配置（Configuration）：指定實體所對應的結構體
（5）庫（Library）：存放已經編譯的實體、結構體、包集合和配置

VHDL的基本設計單元結構：程序包說明、實體說明和結構體說明三部分

LIBRARY IEEE; --庫、程序包的說明調用 USE IEEE.STD_LOGIC_1164.ALL;ENTITY FreDevider IS --實體聲明 PORT (CLOCK:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC ); END;ARCHITECTURE Behavior OF FreDevider IS --結構體定義 SIGNAL CLK:STD_LOGIC; BEGINPROCESS(CLOCK)BEGINIF RISING_EDGE(CLOCK) THENCLK <= NOT CLK;END IF;END PROCESS;CLKOUT <= CLK; END;

（1）實體
實體描述了設計單元的輸入輸出接口信號或引腳，是設計實體經封裝后對外的一個通信界面

--格式ENTITY 實體名 IS

總結

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