狀態機在VHDL中的實現

1、Moore狀態機的VHDL描述
輸出僅取決于所處的狀態

LIBRARY IEEE; --庫、程序包的說明調用 USE IEEE.STD_LOGIC_1164.ALL;ENTITY Moore IS PORT (RESET,CLOCK,DIN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) ); END;ARCHITECTURE Mooremachine OF Moore IS TYPE State_type IS (S0,S1,S2,S3);--定義State_type為枚舉型數據類型 SIGNAL State : State_type; BEGIN Change_State : PROCESS(RESET,CLOCK) --時序邏輯進程 BEGINIF RESET = '1' EHRNState <= S0;ELSEIF RISING_EDGE(CLOCK)THENCASE State IS WHEN S0 => IF DIN='1' THEN State<=S1;END IF;WHEN S1 => IF DIN='1' THEN State<=S2;END IF;WHEN S2 => IF DIN='1' THEN

總結

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