課設內容及要求
完成簡易出租車計價器設計，選做停車等待計價功能。
（1）起步8元/3公里，此后1元/550米；
（2）里程指示信號為每前進5米一個高電平脈沖，上升沿有效；
（3）工作時鐘1khz；
（4）前進里程開始之前顯示價錢，精確到0.1元；
（5）停車后，顯示價錢和精確到100米的里程；
（6）完成全部流程：設計規范文檔、底層模塊設計與代碼輸入及相應的功能仿真，約束與綜合、布局布線、下載驗證等。

出租車計價器控制電路是一簡單的輸入信號檢測與處理、產生輸出控制信號的邏輯電路。本文詳細介紹了依據功能要求進行出租車計價器設計的過程，并在此基礎上將整體電路分為信號接收模塊、控制調度模塊、控制產生模塊、配置接口模塊等主要功能模塊。實現中采用Verilog HDL描述、ModelSim進行功能仿真、quartus II進行邏輯綜合和適配下載，最后在Xilinx公司的VirtexII的芯片上實現并完成測試。在此過程中，完整地建立了測試平臺，完成了功能和時序仿真，從而保證了設計的功能與時序的正確性。

下面是報告和代碼截圖：

頂層代碼設

總結

以上是生活随笔為你收集整理的verilog or VHDL出租车计价器电路设计的全部內容，希望文章能夠幫你解決所遇到的問題。

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