1.簡述

這個是根據 FPGA開源工作室 分享的工程修改而來的，原版是modelsim的，有興趣的朋友可以去公眾號下載。最近剛入職，作為ICer必須得用vcs+verdi，所以在七夕那天加完班回家繼續加班做小心心。最后成功完成移植，今天就分享一下。

2.修改

1).下載好原版工程，通過共享文件的方式將工程拷到EDA虛擬機里面，進入到直接進入到sim目錄下，我的如下圖所示。黃色框內是我添加的.v的list文件和make腳本。

2）filelist文件的生成
在sim目錄下使用下面命令自動生成filelist

find -name "*.v" >filelist.f

打開filelist.f 文件，是如下圖，生成所有.v文件的路徑，方便在makefile中使用。

3）打開heart_tb.v文件添加紅框中的語句生成.fsdb文件

4）makefile是通用的，就沒什么需要主意的，我的makefile如下：

3.仿真

啟動仿真打開verdi后，我做一些設置才能真正顯示紅心。具體操作點擊下面的傳送門到我的b站上觀看：b站傳送門

4.效果圖

歡迎關注我的公眾號：芯王國，有更多的FPGA&數字IC的技術分享，還可以獲取開源FPGA項目！

總結

以上是生活随笔為你收集整理的vcs+verdi版本 七夕小心心的全部內容，希望文章能夠幫你解決所遇到的問題。

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