今天給大俠帶來基于FPGA的電子計算器設(shè)計，由于篇幅較長，分三篇。今天帶來第一篇，上篇，話不多說，上貨。

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導(dǎo)讀?

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本篇介紹了一個簡單計算器的設(shè)計，基于 FPGA 硬件描述語言 Verilog HDL，系統(tǒng)設(shè)計由計算部分、顯示部分和輸入部分四個部分組成，計算以及存儲主要用狀態(tài)機(jī)來實現(xiàn)。顯示部分由六個七段譯碼管組成，分別來顯示輸入數(shù)字，輸入部分采用4*4矩陣鍵盤，由0-9一共十個數(shù)字按鍵，加減乘除四個運(yùn)算符按鍵，一個等號按鍵組成的。通過外部的按鍵可以完成加、減、乘、除四種功能運(yùn)算，其結(jié)構(gòu)簡單，易于實現(xiàn)。本篇為本人畢業(yè)設(shè)計部分整理，各位大俠可依據(jù)自己的需要進(jìn)行閱讀，參考學(xué)習(xí)。

第一篇內(nèi)容摘要：本篇會介紹緒論，包括Verilog的發(fā)展、Verilog的特點、Verilog語言結(jié)構(gòu)、FPGA開發(fā)環(huán)境簡介等相關(guān)內(nèi)容；還會有現(xiàn)場可編程門陣列（FPGA）簡介，包括可編程邏輯器件、現(xiàn)場可編程門陣列（FPGA）等相關(guān)內(nèi)容。還會介紹整體系統(tǒng)設(shè)計，包括數(shù)碼管顯示、按鍵部分原理以及狀態(tài)機(jī)原理等相關(guān)內(nèi)容。

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前言

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在國外，電子計算器在集成電路發(fā)明后，只用短短幾年時間就完成了技術(shù)飛躍，經(jīng)過激烈的市場競爭，現(xiàn)在的計算器技術(shù)己經(jīng)相當(dāng)成熟。計算器已慢慢地脫離原來的“輔助計算工具”的功能定位，正在向著多功能化、可編程化方向發(fā)展，在各個領(lǐng)域都得到了廣泛的應(yīng)用。用計算器不僅可以實現(xiàn)各種各樣復(fù)雜的數(shù)學(xué)計算還可以用來編制、運(yùn)行程序，甚至解方程組，圖形計算器還可以進(jìn)行圖形處理。計算器內(nèi)置的軟件允許用戶進(jìn)行類似于對計算機(jī)的文件和目錄管理等操作，允許用戶對圖形界面進(jìn)行定制，同時各種新技術(shù)也被應(yīng)用到計算器里使計算器功能越來越強(qiáng)大。可以說，計算器就是一個“微微型”的計算機(jī)。國內(nèi)也有廠商利用計算器芯片開發(fā)新的產(chǎn)品，但對計算器技術(shù)的研究、計算器芯片的設(shè)計還處于起步階段。計算器的主要功能還是在于“計算”，不妨稱之為“低檔計算器”。即便是對這種計算器，很多廠商也只從事計算器的組裝、銷售業(yè)務(wù)。一些IC設(shè)計公司、芯片提供商也開始研究計算器技術(shù)。

本次設(shè)計基于現(xiàn)場可編程邏輯器件FPGA進(jìn)行設(shè)計，應(yīng)用硬件描述語言Verilog編程并在Altera公司的QuartusⅡ軟件上實現(xiàn)仿真。需要進(jìn)行計算器的常用運(yùn)算功能的實現(xiàn)，通過外接鍵盤輸入、LED數(shù)碼顯示來達(dá)成運(yùn)算目的。

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一、緒論

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Verilog HDL 是一種硬件描述語言（HDL：Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購開發(fā)）。兩種HDL均為IEEE標(biāo)準(zhǔn)。

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1.1?Verilog HDL?的發(fā)展

Verilog是由Gateway設(shè)計自動化公司的工程師于1983年末創(chuàng)立的。當(dāng)時Gateway設(shè)計自動化公司還叫做自動集成設(shè)計系統(tǒng)（Automated Integrated Design Systems），1985年公司將名字改成了前者。該公司的菲爾·莫比（Phil Moor by）完成了Verilog的主要設(shè)計工作。1990年，Gateway設(shè)計自動化被Cadence公司收購。

1990年代初，開放Verilog國際（Open Verilog International，OVI）組織（即現(xiàn)在的Accellera）成立，Verilog面向公有領(lǐng)域開放。1992年，該組織尋求將Verilog納入電氣電子工程師學(xué)會標(biāo)準(zhǔn)。最終，Verilog成為了電氣電子工程師學(xué)會1364-1995標(biāo)準(zhǔn)，即通常所說的Verilog-95。

設(shè)計人員在使用這個版本的Verilog的過程中發(fā)現(xiàn)了一些可改進(jìn)之處。為了解決用戶在使用此版本Verilog過程中反映的問題，Verilog進(jìn)行了修正和擴(kuò)展，這部分內(nèi)容后來再次被提交給電氣電子工程師學(xué)會。這個擴(kuò)展后的版本后來成為了電氣電子工程學(xué)會1364-2001標(biāo)準(zhǔn)，即通常所說的Verilog-2001。Verilog-2001是對Verilog-95的一個重大改進(jìn)版本，它具備一些新的實用功能，例如敏感列表、多維數(shù)組、生成語句塊、命名端口連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數(shù)商業(yè)電子設(shè)計自動化軟件包支持。

2005年，Verilog再次進(jìn)行了更新，即電氣電子工程師學(xué)會1364-2005標(biāo)準(zhǔn)。該版本只是對上一版本的細(xì)微修正。這個版本還包括了一個相對獨(dú)立的新部分，即Verilog-AMS。這個擴(kuò)展使得傳統(tǒng)的Verilog可以對集成的模擬和混合信號系統(tǒng)進(jìn)行建模。容易與電氣電子工程師學(xué)會1364-2005標(biāo)準(zhǔn)混淆的是加強(qiáng)硬件驗證語言特性的SystemVerilog（電氣電子工程師學(xué)會1800-2005標(biāo)準(zhǔn)），它是Verilog-2005的一個超集，它是硬件描述語言、硬件驗證語言（針對驗證的需求，特別加強(qiáng)了面向?qū)ο筇匦?#xff09;的一個集成。

2009年，IEEE 1364-2005和IEEE 1800-2005一共兩個部分合并為IEEE 1800-2009，成為了一個新的、統(tǒng)一的SystemVerilog硬件描述驗證語言（hardware description and verification language，HDVL）。

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1.2?Verilog?HDL?的特點

描述復(fù)雜的硬件電路，設(shè)計人員總是將復(fù)雜的功能劃分為簡單的功能，模塊是提供每個簡單功能的基本結(jié)構(gòu)。設(shè)計人員可以采取“自頂向下”的思路，將復(fù)雜的功能模塊劃分為低層次的模塊。這一步通常是由系統(tǒng)級的總設(shè)計師完成，而低層次的模塊則由下一級的設(shè)計人員完成。自頂向下的設(shè)計方式有利于系統(tǒng)級別層次劃分和管理，并提高了效率、降低了成本。“自底向上”方式是“自頂向下”方式的逆過程。

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1.3?Verilog?HDL?的語言結(jié)構(gòu)

Verilog的設(shè)計初衷是成為一種基本語法與C語言相近的硬件描述語言。這是因為C語言在Verilog設(shè)計之初，已經(jīng)在許多領(lǐng)域得到廣泛應(yīng)用，C語言的許多語言要素已經(jīng)被許多人習(xí)慣。一種與C語言相似的硬件描述語言，可以讓電路設(shè)計人員更容易學(xué)習(xí)和接受。不過，Verilog與C語言還是存在許多差別。另外，作為一種與普通計算機(jī)編程語言不同的硬件描述語言，它還具有一些獨(dú)特的語言要素，例如向量形式的線網(wǎng)和寄存器、過程中的非阻塞賦值等。總的來說，具備C語言的設(shè)計人員將能夠很快掌握Verilog硬件描述語言。下面介紹Verilog語言基本規(guī)范：

1）空白符

空白符是指代碼中的空格（對應(yīng)的轉(zhuǎn)義標(biāo)識符為\b）、制表符（\t）和換行（\n）。如果這些空白符出現(xiàn)在字符串里，那么它們不可忽略。除此之外，代碼中的其他空白符在編譯的時候都將會被視為分隔標(biāo)識符，即使用2個空格或者1個空格并無影響。不過，在代碼中使用合適的空格，可以讓上下行代碼的外觀一致（例如使賦值運(yùn)算符位于同一個豎直列），從而提高代碼的可讀性。

2）注釋

為了方便代碼的修改或其他人的閱讀，設(shè)計人員通常會在代碼中加入注釋。與C語言一樣，有兩種方式書寫注釋。第一種為多行注釋，即注釋從/*開始，直到*/才結(jié)束；另一種為單行注釋，注釋從//開始，從這里到這一行末尾的內(nèi)容會被系統(tǒng)識別為注釋。

3）某些電子設(shè)計自動化工具，會識別出代碼中以特殊格式書寫、含有某些預(yù)先約定關(guān)鍵詞的注釋，并從這些注釋所提取有用的信息。這些注釋不是供人閱讀，而是向第三方工具提供有關(guān)設(shè)計項目的額外信息。例如，某些邏輯綜合工具可以從注釋中讀取綜合的約束信息。

4）大小寫敏感性

Verilog是一種大小寫敏感的硬件描述語言。其中，它的所有系統(tǒng)關(guān)鍵字都是小寫的。

5）標(biāo)識符及保留字

Verilog代碼中用來定義語言結(jié)構(gòu)名稱的字符稱為標(biāo)識符，包括變量名、端口名、模塊名等等。標(biāo)識符可以由字母、數(shù)字、下劃線以及美元符（$）來表示。但是標(biāo)識符的第一個字符只能是字母、數(shù)字或者下劃線，不能為美元符，這是因為以美元符開始的標(biāo)識符和系統(tǒng)任務(wù)的保留字沖突。

和其他許多編程語言類似，Verilog也有許多保留字（或稱為關(guān)鍵字），用戶定義的標(biāo)識符不能夠和保留字相同。Verilog的保留字均為小寫。變量類型中的wire、reg、integer等、表示過程的initial、always等，以及所有其他的系統(tǒng)任務(wù)、編譯指令，都是關(guān)鍵字。可以查閱官方文獻(xiàn)以完整的關(guān)鍵字的列表。

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1.4?FPGA開發(fā)環(huán)境簡介

系統(tǒng)電路的軟件設(shè)計可采用工具軟件Quartus Ⅱ，用該工具軟件所支持的語言——硬件描述語言，以文本的方式進(jìn)行編程輸入。在編程時分別對控制、計數(shù)、鎖存、譯碼等電路模塊進(jìn)行Verilog文本描述，使每個電路模塊以及器件都以文本的形式出現(xiàn)，然后通過編譯、波形分析、仿真、調(diào)試來完善每個器件的功能。單個器件制作完成后，然后將它們生成庫文件，并產(chǎn)生相應(yīng)的符號，最后用語言將各個已生成庫文件的器件的各個端口連接在一起，從而形成了系統(tǒng)主電路的軟件結(jié)構(gòu)。在連接器件時，也可以采用圖形輸入方式，即在圖形輸入界面中調(diào)出先制作好的庫文件器件符號，再將每個器件符號的各端口直接連線，從而構(gòu)成系統(tǒng)主電路。在上述工作的基礎(chǔ)上，再進(jìn)行波形分析、仿真調(diào)試便完成整個軟件設(shè)計。

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二、現(xiàn)場可編程門陣列（FPGA）簡介

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2.1?可編程邏輯器件簡介

可編程邏輯器件（PLD——Programmable Logic Devices）是一種由用戶編程以實現(xiàn)某種邏輯功能的新型邏輯器件。它誕生于20世紀(jì)70年代，在20世紀(jì)80年代以后，隨著集成電路技術(shù)和計算機(jī)技術(shù)的發(fā)展而迅速發(fā)展起來的。可編程邏輯器件自問世以來，PLD經(jīng)歷了從PROM、PLA、PAL、GAL到FPGA、ispLSI等高密度PLD的發(fā)展過程。在此期間，PLD的集成度、速度不斷提高，功能不斷增強(qiáng)，結(jié)構(gòu)趨于更合理，使用變得更靈活方便。PLD的出現(xiàn)打破了由中小型通用型集成電路和大規(guī)模專用集成電路壟斷的局面。與中小規(guī)模通用型集成電路相比，用PLD實現(xiàn)數(shù)字系統(tǒng)，有研制周期短、先期投資少、無風(fēng)險、修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)勢。

隨著可編程邏輯器件性能價格比的不斷提高，EDA開發(fā)軟件的不斷完善，現(xiàn)代電子系統(tǒng)的設(shè)計將越來越多地使用可編程邏輯器件，特別是大規(guī)模可編程邏輯器件。如果說一個電子系統(tǒng)可以像積木堆積起來的話，那么現(xiàn)在構(gòu)成許多電子系統(tǒng)僅僅需要3種標(biāo)準(zhǔn)的積木塊——微處理器、存儲器和可編程邏輯器件，甚至只需一塊大規(guī)模可編程邏輯器件。PAL（Programmable Array Logic）器件是20世紀(jì)70年代末期出現(xiàn)的一種低密度、一次性可編程邏輯器件。GAL（Generic Array Logic）器件是繼PAL器件之后，在20世紀(jì)80年代中期推出的一種低密度可編程邏輯器件。它在結(jié)構(gòu)上采用了輸出邏輯宏單元（OLMC——Output Logic Macro Cell）結(jié)構(gòu)形式，在工藝上吸收EEPROM的浮柵技術(shù)，從而使GAL器件具有可擦除、可重新編程、數(shù)據(jù)可長期保存的結(jié)構(gòu)特點。CPLD（Complex Programmable Logic Device）是萬門以上的復(fù)雜可編程邏輯器件，采用CMOS EPROM、EEPROM、快閃存儲器和SRAM等編程技術(shù)，從而構(gòu)成高密度、高速度和低功耗的可編程邏輯器件。

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2.2?現(xiàn)場可編程門陣列（FPGA）

FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。它利用計算機(jī)輔助設(shè)計，繪制出實現(xiàn)用戶邏輯的原理圖、編輯布爾方程或用硬件描述語言等方式作為設(shè)計輸入；然后經(jīng)一系列轉(zhuǎn)換程序、自動布局布線、模擬仿真的過程；最后生成配置FPGA器件的數(shù)據(jù)文件，對FPGA器件初始化。這樣就實現(xiàn)了滿足用戶要求的專用集成電路，真正達(dá)到了用戶自行設(shè)計、自行研制和自行生產(chǎn)集成電路的目的。

FPGA是一種半定制的集成電路，其特點是直接面向用戶，具有極大的靈活性和通用性，開發(fā)效率高，硬件測試和實現(xiàn)快捷，工作可靠性好而且技術(shù)維護(hù)簡單。

FPGA相對于CPLD而言，其結(jié)構(gòu)特點在于FPGA是基于查找表look-up-table的。查找表（look-up-table）簡稱為LUT，LUT本質(zhì)上是一個RAM。FPGA使用4輸入的LUT，所以每一個LUT 可以看成一個有4位地址線的16*1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣，每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。

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2.2.1?FPGA的器件結(jié)構(gòu)與工作原理

FPGA（Field Programmable Gate Array）即現(xiàn)場可編程邏輯陣列，是大規(guī)模可編程集成電路的主流器件。FPGA一般由三種可編程電路和一個用于存放編程數(shù)據(jù)的SRAM（靜態(tài)隨機(jī)存儲器）組成，這三種可編程電路是：可編程邏輯陣列LAB（Logic Array Block），輸入輸出模塊IOB（I/O Block）和互連資源IR（Interconnect Resource）。FPGA可編程邏輯形成的方法是基于查找表LUT（Look Up Table）結(jié)構(gòu)的，LUT是可編程的最小邏輯構(gòu)成單元。

1）可編程邏輯陣列LAB

可編程邏輯陣列是由一系列相鄰的邏輯單元LE（Logic Element）構(gòu)成的，每個LAB包括八個邏輯單元LE、相連的進(jìn)位鏈和級聯(lián)鏈，LAB控制信號和LAB局部互連。LAB的構(gòu)成、ACEK系列芯片的“粗粒度（coarse-grained）”結(jié)構(gòu)，有利于EDA軟件進(jìn)行布局布線，優(yōu)化器件的利用進(jìn)而提高整個數(shù)字系統(tǒng)的性。

其中的邏輯單元LE是一種基于查找表的函數(shù)發(fā)生器。它能夠?qū)崿F(xiàn)4輸入1輸出的任意邏輯函數(shù)。每個LE包含一個4輸入的查找表、一個帶有同步使能的可編程觸發(fā)器、一個進(jìn)位鏈和一個級聯(lián)鏈。每個LE有兩個輸出分別可以驅(qū)動局部互連和快速通道互連。LE有兩個輸出驅(qū)動內(nèi)部互連，一個是驅(qū)動局部互連輸出，另一個驅(qū)動行或列的快速通道Fast Track的互連輸出，這兩個輸出可以單獨(dú)控制。因此在一個邏輯單元LE中的觸發(fā)器和查找表能夠用來完成不相關(guān)的功能，從而提高LE的資源利用率。

在ACEK系列芯片的結(jié)構(gòu)中還提供了兩種專用的高速數(shù)據(jù)通道，用于連接相鄰的LE，但不占用局部互連通路，它們是進(jìn)位鏈和級聯(lián)鏈。進(jìn)位鏈用來支持高速計數(shù)器和加法器，它提供了LE之間的快速向前進(jìn)位功能。來自低位的進(jìn)位信號經(jīng)進(jìn)位鏈向前直接送到高位，同時反饋入查找表和進(jìn)位鏈的下一段。這種特點使得ACEK結(jié)構(gòu)能夠?qū)崿F(xiàn)高速計數(shù)器、加法器和寬位比較器。級聯(lián)鏈可以用來實現(xiàn)多輸入數(shù)的邏輯函數(shù)。相鄰的查找表并行地完成部分邏輯功能，級聯(lián)鏈把中間結(jié)果拼接起來。進(jìn)位鏈和級聯(lián)鏈的使用有利于提高器件的工作速度，但是大量使用進(jìn)位鏈和級聯(lián)鏈會限制布局布線的靈活性，導(dǎo)致資源的浪費(fèi)。因此在設(shè)計過程應(yīng)該權(quán)衡考慮，在FPGA芯片資源利用和工作速度之間尋求平衡。

2）輸入/輸出模塊IOB

ACEK器件的I/O引腳是由一些I/O單元驅(qū)動的。IOE（I/O Element）位于快速通道的行和列末端，包含一個雙向的緩沖器和一個寄存器。這個寄存器可以用作需要快速建立時間的外部數(shù)據(jù)輸入寄存器，也可以作為需要快速“時鐘到輸出”性能的數(shù)據(jù)輸出寄存器。IOE可以配置成輸入、輸出或雙向口。

ACEK器件中的IOE具有許多特性，支持JTAG編程、三態(tài)緩沖和漏極開路輸出等等。每個IOE的時鐘、清零、時鐘使能和輸出使能的控制均由I/O控制信號網(wǎng)絡(luò)提供，采用高速驅(qū)動以減小通過器件的時間偏差。此外，ACEK器件還提供了若干專用輸入引腳，這些引腳用來驅(qū)動IOE寄存器的控制端，使用了專用的布線通道，以便具有比快速通道更短的延遲和更小的偏差。

3）互連資源IR

可編程的互連資源包括各種長度的金屬連線線段和一些可編程的連線開關(guān)，它們將各個邏輯陣列之間、及其與IO模塊之間互相連接起來，構(gòu)成各種功能復(fù)雜的系統(tǒng)。

在ACEK中互連結(jié)構(gòu)是通過快速通道（Fast Track）實現(xiàn)的。Fast Track遍布于整個ACEK器件，是一系列水平和垂直走向的連續(xù)式布線通道。每一行的LAB都有一個專用的“行互連”，“行互連”可以驅(qū)動。I/O引腳或饋送到器件中的其LAB；“列互連”連接各行，也能驅(qū)動I/O引腳。這種布線結(jié)構(gòu)能夠有效提高布線效率，使得即使非常復(fù)雜的設(shè)計也能夠測定其延時性。

4）嵌入式陣列塊EAB

嵌入式陣列塊EAB是在輸入輸出口上帶有寄存器的靈活的RAM塊，是由一系列嵌式RAM單元組成的。EAB的邏輯功能是在配置期間，用只讀模式對EAB編程產(chǎn)生一個大型查找表來實現(xiàn)的。采用查找表實現(xiàn)組合邏輯比一般算法快，EAB的快速時間通道使得這一先進(jìn)性能進(jìn)一步得到加強(qiáng)。當(dāng)要實現(xiàn)存儲器功能時，每個EAB提供2048比特位，每一個EAB是一個獨(dú)立的結(jié)構(gòu)，它具有共同的輸入、互連和控制信號。每個EAB含有一個行互連饋端，EAB的輸出能夠同時驅(qū)動行互連通道和列互連通道。這一特性增加了EAB的可利用布線資源。因此，EAB可以非常方便地用于實現(xiàn)一些規(guī)模不大的RAM、ROM、FIFO等功能模塊；同時在實現(xiàn)地址譯碼器、狀態(tài)機(jī)、微控制器等復(fù)雜邏輯時也具備了一定優(yōu)勢。

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2.2.2?基于EDA平臺的FPGA開發(fā)流程

一個完整、典型的EDA設(shè)計流程即是自頂向下設(shè)計方法的具體實施過程，也是EDA軟件本身的組成結(jié)構(gòu)。在實踐中進(jìn)一步了解支持這一個設(shè)計流程的諸多設(shè)計工具，有利于排解設(shè)計中的具體問題，提高設(shè)計質(zhì)量。

1）設(shè)計輸入

基于EDA軟件平臺的FPGA開發(fā)流程，一般有兩種設(shè)計輸入方式：圖形輸入和硬件描述語言文本輸入。下面將重點介紹采用Verilog硬件描述語言進(jìn)行設(shè)計輸入方法，這是我們在設(shè)計開發(fā)過程中采用的主要方法。Verilog作為電子工程主流硬件描述語言，是EDA技術(shù)的重要組成部分。它于1983年由美國國防部創(chuàng)建，由IEEE協(xié)會進(jìn)一步發(fā)展并在1987年成為IEEE國際標(biāo)準(zhǔn)。自IEEE協(xié)會公布了Verilog標(biāo)準(zhǔn)版本（IEEE Std 1076）之后，各大EDA公司相繼推出支持Verilog語言的開發(fā)環(huán)境。從此Verilog作為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一，在電子設(shè)計領(lǐng)域得到廣泛應(yīng)用，并逐步成為事實上的通用硬件描述語言。

Verilog語言具有很強(qiáng)的電路建模能力，具有良好的電路行為描述和系統(tǒng)描述的能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述；Verilog語言還具有與硬件電路無關(guān)和設(shè)計平臺無關(guān)的特性，并且在語言易讀性和層次化結(jié)構(gòu)化設(shè)計方面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。這些特性使得Verilog語言在支持自頂向下的EDA設(shè)計流程方面顯得游刃有余。因此，采用Verilog進(jìn)行電子系統(tǒng)設(shè)計可以讓設(shè)計者專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝相關(guān)的問題花費(fèi)過多的時間和精力，提高了設(shè)計效率和可靠性。

采用Verilog文本設(shè)計輸入與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本上一樣，就是使用Verilog描述數(shù)字系統(tǒng)的功能，進(jìn)行文本編輯輸入。事實上，純粹的Verilog設(shè)計輸入方法仍然是最基本、最有效和最普遍的設(shè)計輸入方法。

2）設(shè)計綜合

在電子設(shè)計領(lǐng)域“綜合”的概念可以表示為：將行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)化為低層次的便于具體實現(xiàn)的模塊組合裝配而成的過程。事實上，設(shè)計過程通常從高層次的行為描述開始，直到最底層的結(jié)構(gòu)描述結(jié)束，每一個步驟都是上一個層次的綜合轉(zhuǎn)換。在FPGA設(shè)計開發(fā)過程中，整個綜合過程就是設(shè)計者在EDA軟件平臺上編輯輸入Verilog文本，依據(jù)給定電路結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。因此設(shè)計綜合的過程就是將軟件設(shè)計的Verilog描述文本與硬件結(jié)構(gòu)掛鉤，是軟件描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文本描述與硬件實現(xiàn)之間的一座橋梁。

3）結(jié)構(gòu)適配

適配器也稱為結(jié)構(gòu)綜合器，它的功能是將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的FPGA目標(biāo)器件中，使之產(chǎn)生最終的下載文件。適配過程中所選定的FPGA目標(biāo)器件必須屬于綜合器原來指定的目標(biāo)器件系列，這是因為適配器的適配對象是直接與器件的結(jié)構(gòu)細(xì)節(jié)相對應(yīng)的。邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真，同時產(chǎn)生可用于編程下載文件。

4）功能仿真和時序仿真

在編程下載前必須利用EDA工具對配置生成的結(jié)果進(jìn)行模擬分析，這就是所謂的仿真。仿真的過程就是讓計算機(jī)根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計進(jìn)行模擬，以驗證設(shè)計，排除錯誤。仿真包括功能仿真和時序仿真。

功能仿真：不經(jīng)過綜合和適配階段，在設(shè)計項目編譯后直接進(jìn)入門級仿真器進(jìn)行模擬測試。主要用于測試設(shè)計項目的邏輯功能，用以了解其實現(xiàn)的功能是否滿足設(shè)計要求，在功能仿真的過程不涉及任何具體器件的硬件特性。

時序仿真：當(dāng)設(shè)計項目通過功能仿真初步確定滿足設(shè)計要求后，需要綁定具體器件進(jìn)行時序仿真。時序仿真就是接近真實器件運(yùn)行特性的仿真，仿真文件包含了器件硬件特性參數(shù)，因而仿真精度高。

5）編程下載

把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗證，從而實現(xiàn)滿足設(shè)計要求的電子系統(tǒng)。

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三、整體設(shè)計原理介紹

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FPGA具有運(yùn)算速度快，編程簡易等優(yōu)點，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它還是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。所以我采用FPGA原理設(shè)計了本次計算器，主要包括數(shù)碼管部分，按鍵電路部分以及運(yùn)算器部分，設(shè)計方案基本原理如下。

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3.1?數(shù)碼管顯示

數(shù)碼管的顯示分為兩種，靜態(tài)顯示和動態(tài)顯示，在這里我們使用的是動態(tài)顯示。動態(tài)顯示的特點是將所有位數(shù)碼管的段選并聯(lián)在一起，由位選線控制是哪一位數(shù)碼管是有效的。這樣一來，就沒有為每一位數(shù)碼管配置一個鎖存器的必要，從而就會大大簡化了硬件電路。選亮的數(shù)碼管采用動態(tài)掃描顯示。所謂的動態(tài)掃描顯示就是輪流向各位數(shù)碼管送出字形碼和相應(yīng)的位選，利用發(fā)光管的余輝和人眼視覺暫留作用，使人的感覺好像各位數(shù)碼管在同時都在顯示。動態(tài)的顯示的亮度要比靜態(tài)的顯示略差了一些，因而我們在選擇需要的限流電阻應(yīng)小于靜態(tài)顯示電路中的。

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3.2?按鍵部分原理

我們采用了4*4矩陣鍵盤掃描在鍵盤中按鍵數(shù)量較多時，為了減少I/O口的占用，通常將按鍵排列成矩陣形式。在矩陣式鍵盤中，每條水平線和垂直線在交叉處不直接連通，而是通過一個按鍵加以連接。這樣，一個端口就可以構(gòu)成4*4=16個按鍵，比之直接將端口線的應(yīng)用于鍵盤多出了一倍，而且線數(shù)越多，區(qū)別越明顯，比如再多加一條線就可以構(gòu)成20鍵的鍵盤，而直接用端口線則只能多出一鍵（9鍵）。由此可見，我們在需要的鍵數(shù)比較多時，采用矩陣法來做鍵盤是合理的。

矩陣式結(jié)構(gòu)的鍵盤顯然比直接法要復(fù)雜一些，識別也要復(fù)雜一些，列線通過了電阻連接正電源，并將行線所接的I/O口作為輸出端，而列線所接的I/O口則作為輸入。這樣，當(dāng)按鍵沒有按下時，所有的輸入端都是高電平，代表無鍵按下。行線輸出是低電平，一旦有鍵按下，則輸入線就會被拉低，這樣，通過讀入輸入線的狀態(tài)就可得知是否有鍵按下了。下面我們介紹行掃描法。

行掃描法又稱為逐行（或列）掃描查詢法，是一種最常用的按鍵識別方法，介紹過程如下。

首先判斷鍵盤中有無鍵按下：將全部行線置低電平，然后檢測列線的狀態(tài)。只要有一列的電平為低，則表示鍵盤中有鍵被按下，而且閉合的鍵位于低電平線與4根行線相交叉的4個按鍵之中。若所有的列線均是高電平，則鍵盤中無鍵按下。

其次判斷閉合鍵所存在的位置：在確認(rèn)有鍵按下后，即可進(jìn)入確定具體閉合鍵的過程。其方法是：依次將行線置為低電平，就是在置某根行線為低電平時，其它線為高電平。在確定某根行線位置為低電平后，再逐行檢測各列線的電平狀態(tài)。若某列為低，則該列線與置為低電平的行線交叉處的按鍵就是閉合的按鍵。

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3.3?狀態(tài)機(jī)原理

運(yùn)算部分我們主要應(yīng)用了狀態(tài)機(jī)進(jìn)行運(yùn)算和存儲的，主要是有限狀態(tài)機(jī)，下面對有限狀態(tài)機(jī)進(jìn)行簡單的介紹。

狀態(tài)機(jī)簡寫為FSM（Finite State Machine），主要分為2大類：第一類，若輸出只和狀態(tài)有關(guān)而與輸入無關(guān)，則稱為Moore狀態(tài)機(jī)；第二類，輸出不僅和狀態(tài)有關(guān)而且和輸入有關(guān)系，則稱為Mealy狀態(tài)機(jī)。要特別注意的是，因為Mealy狀態(tài)機(jī)和輸入有關(guān)，輸出會受到輸入的干擾，所以可能會產(chǎn)生毛刺（Glitch）現(xiàn)象，使用時應(yīng)當(dāng)注意。事實上現(xiàn)在市面上有很多EDA工具可以很方便的將狀態(tài)圖的描述轉(zhuǎn)換成可以綜合的Verilog程序代碼。

關(guān)于狀態(tài)機(jī)的一個極度確切的描述是它是一個有向圖形，由一組節(jié)點和一組相應(yīng)的轉(zhuǎn)移函數(shù)組成。狀態(tài)機(jī)通過響應(yīng)一系列事件而“運(yùn)行”。每個事件都在屬于“當(dāng)前”節(jié)點的轉(zhuǎn)移函數(shù)的控制范圍內(nèi)，其中函數(shù)的范圍是節(jié)點的一個子集。函數(shù)返回“下一個”（也許是同一個）節(jié)點。這些節(jié)點中至少有一個必須是終態(tài)。當(dāng)?shù)竭_(dá)終態(tài)，狀態(tài)機(jī)停止。

包含一組狀態(tài)集（states）、一個起始狀態(tài)（start state）、一組輸入符號集（alphabet）、一個映射輸入符號和當(dāng)前狀態(tài)到下一狀態(tài)的轉(zhuǎn)換函數(shù)（transition function）的計算模型。當(dāng)輸入符號串，模型隨即進(jìn)入起始狀態(tài)。它要改變到新的狀態(tài)，依賴于轉(zhuǎn)換函數(shù)。在有限狀態(tài)機(jī)中，會有有許多變量，例如，狀態(tài)機(jī)有很多與動作（actions）轉(zhuǎn)換（Mealy機(jī)）或狀態(tài)（摩爾機(jī)）關(guān)聯(lián)的動作，多重起始狀態(tài)，基于沒有輸入符號的轉(zhuǎn)換，或者指定符號和狀態(tài)（非定有限狀態(tài)機(jī)）的多個轉(zhuǎn)換，指派給接收狀態(tài)（識別者）的一個或多個狀態(tài)，等等。

傳統(tǒng)應(yīng)用程序的控制流程基本是順序的:遵循事先設(shè)定的邏輯，從頭到尾地執(zhí)行。很少有事件能改變標(biāo)準(zhǔn)執(zhí)行流程；而且這些事件主要涉及異常情況。“命令行實用程序”是這種傳統(tǒng)應(yīng)用程序的典型例子。

另一類應(yīng)用程序由外部發(fā)生的事件來驅(qū)動——換言之，事件在應(yīng)用程序之外生成，無法由應(yīng)用程序或程序員來控制。具體需要執(zhí)行的代碼取決于接收到的事件，或者它相對于其他事件的抵達(dá)時間。所以，控制流程既不能是順序的，也不能是事先設(shè)定好的，因為它要依賴于外部事件。事件驅(qū)動的GUI應(yīng)用程序是這種應(yīng)用程序的典型例子，它們由命令和選擇（也就是用戶造成的事件）來驅(qū)動。

Web應(yīng)用程序由提交的表單和用戶請求的網(wǎng)頁來驅(qū)動，它們也可劃歸到上述類別。但是，GUI應(yīng)用程序?qū)τ诮邮盏降氖录杂幸欢ǔ潭鹊目刂?#xff0c;因為這些事件要依賴于向用戶顯示的窗口和控件，而窗口和控件是由程序員控制的。Web應(yīng)用程序則不然，因為一旦用戶采取不在預(yù)料之中的操作（比如使用瀏覽器的歷史記錄、手工輸入鏈接以及模擬一次表單提交等等），就很容易打亂設(shè)計好的應(yīng)用程序邏輯。

顯然，必須采取不同的技術(shù)來處理這些情況。它能處理任何順序的事件，并能提供有意義的響應(yīng)，即使這些事件發(fā)生的順序和預(yù)計的不同。有限狀態(tài)機(jī)正是為了滿足這方面的要求而設(shè)計的。

有限狀態(tài)機(jī)是一種概念性機(jī)器，它能采取某種操作來響應(yīng)一個外部事件。具體采取的操作不僅能取決于接收到的事件，還能取決于各個事件的相對發(fā)生順序。之所以能夠做到這一點，是因為機(jī)器能跟蹤一個內(nèi)部狀態(tài)，它會在收到事件后進(jìn)行更新。為一個事件而響應(yīng)的行動不僅取決于事件本身，還取決于機(jī)器的內(nèi)部狀態(tài)。另外，采取的行動還會決定并更新機(jī)器的狀態(tài)。這樣一來，任何邏輯都可建模成一系列事件/狀態(tài)組合。

狀態(tài)機(jī)可歸納為4個要素，即現(xiàn)態(tài)、條件、動作、次態(tài)。這樣的歸納，主要是出于對狀態(tài)機(jī)的內(nèi)在因果關(guān)系的考慮。“現(xiàn)態(tài)”和“條件”是因，“動作”和“次態(tài)”是果。

有限狀態(tài)機(jī)用于描述電路模型的時序行為，所有的輸入都可以看成是模型的激勵，所有的輸出可以看成是模型對激勵的響應(yīng)。CLK提供時間基準(zhǔn)。

圖3-1 抽象時序電路的行為模型

Figure 3-1 abstract behavior model of sequential circuits

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時序電路模型可以表示為：R=F(t)，這里F(t)是模型行為的描述。當(dāng)電路的輸出僅僅與狀態(tài)時間有關(guān)時候，所描述的模型為摩爾型狀態(tài)機(jī)；當(dāng)電路的輸出不僅與時間有關(guān)，也與當(dāng)前的輸入信號有關(guān)時，稱為米利型狀態(tài)機(jī)。

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本篇到此結(jié)束，下一篇帶來基于FPGA的電子計算器設(shè)計（中），介紹計算器設(shè)計的電路部分以及總體代碼設(shè)計等相關(guān)內(nèi)容。

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END

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后續(xù)會持續(xù)更新，帶來Vivado、 ISE、Quartus II 、candence等安裝相關(guān)設(shè)計教程，學(xué)習(xí)資源、項目資源、好文推薦等，希望大俠持續(xù)關(guān)注。

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總結(jié)

以上是生活随笔為你收集整理的基于FPGA的电子计算器设计（上）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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