版圖設(shè)計(jì)培訓(xùn)資料

第四部分：版圖設(shè)計(jì)藝術(shù) 4.2 寄生電容 4) 特定的工藝中，隨著金屬層次越高，最小寬度越大。 M1離襯底最近，單位面積電容越大。M4走供電總線，M3用作二級(jí)供電，如下圖所示M2的寄生電容最小。 根據(jù)設(shè)計(jì)要求選擇最小寄生電容層次 當(dāng)層次離襯底越來(lái)越遠(yuǎn)時(shí)單位面積的電容越來(lái)越小，但最小寬度卻在增大。 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4.2 寄生電容 4.2.1 減小寄生電容的方法 寄生電容＝金屬線寬×金屬長(zhǎng)度×單位面積電容 1)敏感信號(hào)線盡量短 2)選擇高層金屬走線 最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小 3)敏感信號(hào)彼此遠(yuǎn)離 4)不宜長(zhǎng)距離一起走線 5)電路模塊上盡量不要走線 6)繞開(kāi)敏感節(jié)點(diǎn) * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4.3 寄生電阻 1)每根金屬線都有寄生電阻(對(duì)于版圖電流超過(guò)0.5mA就應(yīng)該留意它的線寬、drop的影響) 2)如下圖：我們希望這根導(dǎo)線能承載1毫安的電流，金屬最小寬度是2um，當(dāng)電流流過(guò)這一長(zhǎng)導(dǎo)線時(shí)，它上面的壓降是多少？電路要求10mv的電壓降？如何改進(jìn)？ 2.1)IR Drop一般不要超過(guò)10mv，這意味著導(dǎo)線增加5倍。 3)電源布線時(shí)尤其要注意 金屬層是每方塊50毫歐=0.05歐 長(zhǎng)/寬=方塊數(shù) * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4)可以根據(jù)19毫安的總電流來(lái)確定整條導(dǎo)線的尺寸。對(duì) 這條導(dǎo)線采用每微米0.5毫安，需要的導(dǎo)線寬度為38微米才可靠。(用總電流安培數(shù)除以每微米安培數(shù)19/0.5) 沿整條路徑都布置很粗的供電方案 使導(dǎo)線沿路徑逐漸變細(xì)可節(jié)省面積 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4.3 寄生電阻 4.3.1 減小寄生電阻 寄生電阻＝(金屬長(zhǎng)度/金屬寬度)×方塊電阻 1)加大金屬線寬，減小金屬長(zhǎng)度 2)如果金屬線太寬，可以采用幾層金屬并聯(lián)走線 M1M2M3三層金屬并聯(lián)布線，總的寄生電阻減小1/3 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4.4 減小CMOS器件寄生效應(yīng) 將晶體管裂開(kāi)，用多個(gè)手指(finger)并聯(lián)取代 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4.5 天線效應(yīng) 1)天線效應(yīng)：在工藝干法刻蝕時(shí)會(huì)在晶片表面淀積電荷，暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷，這種失效機(jī)制稱為等離子致?lián)p傷/天線效應(yīng)。 2)解決天線效應(yīng)的方法： 金屬跳層 用PN結(jié)將其電荷引入襯底 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 4.6 閂鎖效應(yīng) 1. Latch up 是指cmos晶片中, 在電源power VDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。 2. Latch up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路。 3. 隨著IC制造工藝的發(fā)展, 封裝密度和集成度越來(lái)越高,產(chǎn)生Latch up的可能性會(huì)越來(lái)越大。 4. Latch up 產(chǎn)生的過(guò)度電流量可能會(huì)使芯片產(chǎn)生永久性的破壞, Latch up 的防范是IC Layout 的最重要措施之一。 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 5. Latch up 的原理分析(一) CMOS INV與其寄生的BJT截面圖 寄生BJT形成SCR的電路模型 B到c的增益可達(dá)數(shù)百倍 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 6. Latch up 的原理分析(二) Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPN BJT，基極為P substrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。 以上四元件構(gòu)成可控硅(SCR)電路，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latch up不會(huì)產(chǎn)生。 當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通，VDD至GND間形成低抗通路，Latch up由此而產(chǎn)生。 * 技術(shù)中心內(nèi)部資料 第四部分：版圖設(shè)計(jì)藝術(shù) 7. 版圖中產(chǎn)生的latch up？ 輸出電流很大的情況下； (P和N之間至少間距30-40u) 直接接到PAD的MOS管的D端； (將MOS管的D端加大，孔到AA的間距至少2u) 產(chǎn)生clk，開(kāi)

總結(jié)

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