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vivado環境下用Verilog語言實現編碼器

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編碼器的分類

編碼器通常分為兩大類： 普通編碼器和優先編碼器。 其中，普通編碼器對某一個給定時刻只能對一個輸入信號進行編碼的編碼器， 它的輸入端口不允許同一時刻出現兩個以上的有效輸入信號； 優先編碼器就是對某一個給定時刻只對優先級最高的輸入信號進行編碼的編碼器，它的輸入端口允許多個輸入信號同時有效。
以最簡單的普通編碼器為例，通常，四至二線編碼器的邏輯電路符號如下圖所示：

真值表為：

不難看出該編碼器的工作原理為：編碼器將對四個輸入信號進行編碼操作，然后以兩位二進制碼的形式輸出，這里輸入信號為低電平有效。
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Verilog代碼實現

module coding(q,d); //module表示新建一個函數模塊，在這個模塊結束時要用endmodule結尾 input[3:0]d; //定義輸入端口 output[1:0] q; //定義輸出端口 reg[1:0] q; //分配寄存器 always@(d) begin case(d) //用case...endcase語句實現通過輸入d給輸出q賦值的功能 4'b0111: q<=2'b11; 4'b1011: q<=2'b10; 4'b1101: q<=2'b01; 4'b1110: q<=2'b00; default: q<=2'bzz; endcase end endmodule

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配置管腳

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在vivado環境下用Verilog語言實現功能需要配置管腳，其中配置管腳的格式為：

set_property -dict {PACKAGE_PIN P17 IOSTANDARD LVCMOS33} [get_ports clk ]

其中，’‘set_property -dict {PACKAGE_PIN ‘‘后面接具體的管腳（跟開發板對應起來），’‘IOSTANDARD LVCMOS33’‘是指所使用的芯片產品系列，’’ [get_ports’'后面接在工程文件中對應的實際功能接口。
這里僅僅給出配置管腳的格式，其余不再贅述。

總結

以上是生活随笔為你收集整理的vivado环境下用Verilog语言实现编码器的全部內容，希望文章能夠幫你解決所遇到的問題。

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