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vivado環境下實現比較器

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比較邏輯功能

比較器要實現的功能比較簡單，即：當A>B時，輸出AGTB值為1；否則為0。在AGTB=0的情況下，為了更精準地看到究竟是A=B還是A<B，設置另外兩個輸出信號加以區分。
AEQB:當 A=B 時，其值為 1，否則為 0；
ALTB：當 A<B 時，其值為 1，否則為 0。

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Verilog代碼實現

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module comp(CLK,RST,A,B,AGTB,ALTB,AEQB); input CLK,RST; input[1:0] A,B; output AGTB,ALTB,AEQB; reg AGTB,ALTB,AEQB; always @(posedge CLK or negedge RST)beginif(!RST)beginAGTB<=0;AEQB<=0;ALTB<=0;end elsebeginif(A>B)beginAGTB<=1;AEQB<=0;ALTB<=0;endelse if(A==B)beginAGTB<=0;AEQB<=1;ALTB<=0;end elsebeginAGTB<=0;AEQB<=0;ALTB<=1;end end end endmodule

總結

以上是生活随笔為你收集整理的vivado环境下实现比较器的全部內容，希望文章能夠幫你解決所遇到的問題。

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