//實(shí)現(xiàn)循環(huán)右移
reg [7:0] shifter;
always(posedge clk )
begin
shifter<={shifter[0],shifter[7:1]};
end

//解釋：每一次都是把原來的最低位，往最高位搬移一次。
//實(shí)現(xiàn)循環(huán)左移
reg [7:0] shifter;
always(posedge clk)
begin
shifter<={shifter[6:0],shifter[7]};
end

//每一次都是把原來的最高位，往最低位搬移一次

總結(jié)

以上是生活随笔為你收集整理的基础篇-verilog-实现循环左移右移的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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