Vsim(ModelSim)生成VCD波形文件(verilog)

兩種方法

方法一：

調用ModelSim自己的命令生成，仿真腳本中加入如下一句即可

vcd file mytb.vcd

?

方法二：

調用verilog系統函數生成，直接在testbench中放入如下語句運行仿真即可產生tb.vcd

initial begin$fdumpfile("tb.vcd");$dumpvars;end

?

代碼實例

1 #create work library2 vlib work3 vmap work work4 5 #compile6 vlog mydesign.v #編譯你的verilog代碼7 vlog my_tb.v #編譯testbench8 9 #simulate 10 vsim -voptargs="+acc" +notimingchecks -t 1ps my_tb 11 12 vcd file mytb.vcd #生成VCD文件 13 14 run 100us 15 16 q sim.do

?

運行仿真

vsim -c -do sim.do

?參考文獻

[1]A Short Intro to ModelSim Verilog Simulator

轉載于:https://www.cnblogs.com/OneFri/p/5947705.html

總結

以上是生活随笔為你收集整理的vsim生成VCD波形文件(verilog)的全部內容，希望文章能夠幫你解決所遇到的問題。

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