11 月 10 日消息，Meta 和 AMD 公司在近日召開的 2023 年 OCP 峰會上，演示了 Type-3 設(shè)備的計(jì)算快速鏈接（CXL）內(nèi)存。

CXL 內(nèi)存可以實(shí)現(xiàn)高速處理器到設(shè)備（processor-to-device）和處理器到內(nèi)存接口（processor-to-memory interface），提高內(nèi)存的使用效率，為超大規(guī)模企業(yè)節(jié)省資金，同時(shí)提高性能。

注：CXL 是由主要硬件供應(yīng)商和云提供商于 2019 年共同制定的開放標(biāo)準(zhǔn)，目前仍在快速發(fā)展。

具體來說，與傳統(tǒng)的 PCIe 互連相比，它提供了一組新功能，使 CPU 能夠以具有加載 / 存儲語義的高速緩存一致方式與外圍設(shè)備（及其連接的存儲器）通信。因此，與內(nèi)存相關(guān)的設(shè)備擴(kuò)展是 CXL 的主要目標(biāo)場景之一。

CXL 標(biāo)準(zhǔn)定義了三個(gè)獨(dú)立的協(xié)議：CXL.io、CXL.cache 和 CXL.mem。CXL.io 使用標(biāo)準(zhǔn) PCIe 中的 TLP 和 DLLP 等功能，主要用于協(xié)議協(xié)商和主機(jī)設(shè)備初始化。CXL.cache 和 CXL.mem 分別為設(shè)備訪問主機(jī)的內(nèi)存和主機(jī)訪問設(shè)備的內(nèi)存使用上述協(xié)議頭。

本次展示的 Type-3 設(shè)備支持 CXL.io 和 CXL.mem，并且這些設(shè)備通常被視為對現(xiàn)有系統(tǒng)的內(nèi)存擴(kuò)展。

兩家公司在搭載 AMD EPYC  9004 Genoa 處理器的主板上進(jìn)行了演示，周圍有四個(gè)雙列直插式內(nèi)存模塊 （DIMM） 插槽，以及一個(gè)散熱片和風(fēng)扇，并配有 PCIe x16 連接器。

CXL 內(nèi)存的主要承諾之一是它有可能讓超大規(guī)模企業(yè)重用 DRAM，主控可以連接 DDR4 / DDR5 內(nèi)存和 CXL，從而可能節(jié)省大量成本。

使用 CXL 內(nèi)存可能是這些公司繼續(xù)使用他們想要逐步淘汰的任何 DDR4 RAM 單元的一種方式，作為附加內(nèi)存來增強(qiáng)較新的單元并增強(qiáng)其服務(wù)器配置。

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總結(jié)

以上是生活随笔為你收集整理的AMD 和 Meta 合作，展示 CXL 2.0 内存的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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