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【Verilog HDL】命名的规则研究

發布時間：2023/11/30 编程问答 48 豆豆

生活随笔收集整理的這篇文章主要介紹了【Verilog HDL】命名的规则研究小編覺得挺不錯的,現在分享給大家,幫大家做個參考.

Verilog命名規范參考資料

這些名稱我們稱之為標識符，標識符的命名規則不再強調，與C語言類似，字母、數字、下劃線（_）和美元符號（$），開頭只能是字母或者下劃線。

就目前的知識結構來說，我對于范圍的理解是這樣的

先舉一個例子，對于如下層次結構

根層 stim1 模塊SR_latch的實例變量q,qbar,set,resetn1 模塊nand的實例n2 模塊nand的實例信號 Q,Qbar,S,R

標識符的層次名為：

其實就最后兩個看起來比較特別，并且是令人費解的，按理說不應該是

不應該是這樣才對嘛？為什么沒有m1?

先不要慌，我們先來解釋一下，為什么要使用層次命名，意義何在？

層次命名是為了在訪問設計中的某個標識符的時候，能夠唯一地識別這個標識符。

對于具備全局屬性的標識符——模塊和模塊實例的名稱來說，顯然不是使用層次名的原因。

對于具備局部屬性，可以在不同子模塊中重復命名的標識符——變量或者信號的名稱來說，在全局設計中，它不具備唯一性，因此訪問的時候可能會出現問題，所以引入了層次名的概念，以便于能夠在全局設計的任意位置中，能夠唯一地訪問這些標識符。

所以

這兩個層次名的原因也就得到了解釋，因為n1，n2在全局中是唯一的。

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