【Verilog HDL】深入理解部分语法规则的本质
生活随笔
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【Verilog HDL】深入理解部分语法规则的本质
小編覺得挺不錯的,現(xiàn)在分享給大家,幫大家做個參考.
1. 門級描述
統(tǒng)一規(guī)則: 門類型 (輸出,輸入);
細化規(guī)則:
- 與/或門: 多入一出 門 (輸出,輸入1,輸入2,……);
- 緩沖門/非門:一入多出 門 (輸出1,輸出2,……輸出n,輸入);
門級建模,先出后入,幾出幾入看類型
2. 系統(tǒng)任務(wù)display與monitor
統(tǒng)一規(guī)則:$指令 (p1,p2,p3……);
對于p1,p2……,可以是
- 變量:i0,i1,out
- 信號名: I0,I1,OUT
- 雙引號括起來的字符串:見字符串使用規(guī)則
- 例如:(“a = %d, b = %d”,A,B);
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本文會隨著學(xué)習(xí)進展陸續(xù)更新
總結(jié)
以上是生活随笔為你收集整理的【Verilog HDL】深入理解部分语法规则的本质的全部內(nèi)容,希望文章能夠幫你解決所遇到的問題。
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