近十多年來，數字集成電路和各種接口總線標準的發展令人眼花繚亂，目不暇接。各個總線標準通常由不同團隊制訂，其紛繁蕪雜的測試和測量技術給從業人員帶來許多困擾。本文將就當下的一些主要接口總線標準的仿真設計與測試技術發展趨勢作一些簡明的總結和說明。 推薦閱讀：

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一．數字集成電路和信號的發展趨勢

集成電路的發明是人類歷史上的一大創舉，它極大地推動了人類的現代文明進程，在今天無時無刻不在影響著我們的生活。進入 21 世紀以來，集成電路的發展則更是狂飆猛進。今天的大規模集成電路生產和制造工藝已經達到 10 nm 量產水平，更高的集成度意味著同等體積下提供了更高的性能，當然對業內從業者來說遇到的挑戰和問題也就越來越嚴峻。

在消費類電子行業，首先是核心處理器速度按照摩爾定律每 18 個月翻番，目前似乎已經遇到發展瓶頸。近幾年以 Intel 為代表的產業界開始把發展的重點轉向外部接口，接口的速率從 10 多年前最初的 1-2Gbps (以 SATA 和 PCIE 1.0 為代表) 到今天已經推高到 20 Gbps 左右(以 PCIE 4.0 和 Thunder Bolt 3.0 為代表)。

在數據傳輸和通訊系統行業，則呈現更為復雜的局面。主要體現在為了實現更高的數據交換和傳輸容量，除了提高數據傳輸速率外，還采用了多鏈路擴展和復雜調制的方案以實現更高容量的數據傳輸。比如采用多鏈路擴展以實現 400 G 骨干網通訊系統，及采用 PAM 和 QAM 等調制以實現更高的數據傳輸速率。

從數字電路設計和研發角度來看，集成電路外部的互連結構已經完成從傳統的源同步并行架構向串行結構轉化(核心處理器周邊的存儲總線如 DDR 除外)，從電路信號特點來看也已經完成從單端并行到差分串行的轉化。

圖 1 典型源同步時鐘系統電路架構示意圖

圖 2 以PCIE 為代表的典型串行總線接口電路拓撲架構

傳統的源同步時鐘總線系統一般多采用并行單端信號，典型幅度在從 TTL-5V,CMOS- 3.3V/1.8V 左右。在設計和測試上遇到的信號完整性問題主要是反射和串擾，經常強調如何有效利用示波器的觸發功能進行定位和捕獲并分析,對示波器的波形捕獲率及毛刺觸發和建立/保持觸發等能力均有很高要求。更高的波形捕獲率可以更快更容易地發現和檢測到波形中的異常和毛刺。通過快速和有效地波形捕獲，發現或看到異常后則可以用示波器的一些高級觸發功能進行定位并分析。除了常規的毛刺或建立/保持之類的觸發功能外，近年的一些示波器產品還提供了簡捷易用的區域觸發功能，通過設定一個區域并判定其與波形的關系讓示波器自動捕獲。

與傳統的單端并行總線不同，近 10 年來串行差分信號正在成為數字電路與系統中的主流，基本已經完全統治接口總線。在消費類電子領域, 目前最高的總線速率是 Thunder Bolt3 接口，達 20 Gbps.在數據通信與傳輸骨干系統，目前采用 25 Gbps 的 NRZ 編碼的差分信號已經成熟，更高速率如 56 Gbps 的傳輸則會采用 PAM-4 編碼實現。

今天的差分信號主要有如下特點，其一高速率帶來的高轉換速率或者說上升沿時間越來越快。比如 100 G CAUI-4 采用 25 G NRZ 傳輸其跳變沿時間僅 10 ps, 如下表所示:

表 1 CAUI-4 Host 發送端物理層信號特點

這種高轉換速率或越來越小的上升沿時間意味著高頻信號分量越來越多，因此信號從產生到傳輸到接收端恢復也必然引入更多的信號處理算法。

其二，差分信號幅度越來越小。以目前還在制訂中的 PCIE4.0 規范為例，在芯片發送端單極幅度最高僅為 400mV 左右，差分最高僅為 800mV 左右。如下圖示：

圖 3 PCIE4.0 單端和差分信號電平

日益降低的信號幅度必將帶來信噪比(SNR)的挑戰，也即隨著信號幅度越來越低，對整個 電路系統的噪聲要求也越來越嚴格。尤其是在近 3 年來越來越熱的PAM 調制，比如廣泛用于 200G/400G 傳輸的 PAM-4 技術，由于采用 4 電平調制，其對信噪比的要求比采用NRZ 編碼的信噪比要高 9dB.

其三，由于高轉換速率帶來的高頻信號分量在有限帶寬的傳輸鏈路上傳輸過程中產生的損耗正在日益成為阻礙信號有效傳遞的障礙，相應地在發送端和接收端各種均衡，去/預加重等正在成為普遍采用的信號處理技術。

差分串行總線信號的發送端測試內容通常集中在眼圖和抖動測試上。眼圖是大量數據通過特定時鐘恢復算法后切片疊加以反映整個信號傳輸系統性能的統計信息的測量方式。發送端信號的抖動測量則更多地是一種對系統的分析和調試方法，根據不同標準和規范的特點采用不同的算法進行抖動分析乃至分解從而找到其根源最終為提高信號的傳輸質量提供一種解決思路。近幾年，為了實現更高傳輸帶寬，比如PCIExpress 即 100G/200G/400G 傳輸中，也會采用多鏈路以實現大帶寬，因此針對多鏈路串行差分總線，串擾測試也開始成為一個新的課題。

Reference:

High-Speed Digital System Design—A Handbook of Interconnect Theory and Design Practices

PCI Express 3.1 Specification

PCI Express 4.0 Specification 0.9

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二．設計仿真的重要性正在日益顯現

電子產品發展到當前的時代，工程界已經積累了很多實踐經驗，再搭上互聯網大力 發展的快車，每一位工程師都可以很輕松地從其他人的工程經驗分享中獲得很多有價值和 有助于自己設計的經驗，但是經驗并不是金科玉律，也不是都適合工程師特殊的設計需求。特別是信號傳輸標準發展非?？斓慕裉?#xff0c;如大家常見的 USB、DDR、HDMI 總線等等，這一問題變得更加突出。以USB 為例，短短的 10 多年，它從 USB 2.0 發展到了 3.1，速率從480 Mbps 提高到 10 Gbps，增長了 20 多倍。我們在之前很多的設計經驗可能已經不再適合當期的產品設計，這就需要通過仿真指導如何進行設計。

再比如，在設計 PCB 時，為了防止串擾，線與線之間的距離要保證在 3 倍線寬（3W）以上；或者高速信號不能跨分割等等。而在電子產品高速化、小型化和低電壓大電流發展的背景下，已經沒有足夠的空間讓線與線之間還能保證 3W 的間距；在任意層的 HDI 板上，也并不能保證每一類高速線都有完整的平面參考平面。如果真需要滿足以前的一些要求，必然會導致高的設計和 BOM 成本。在這些限定下，工程師們如何突破這些既有的設計規則呢？仿真設計就成為一種必然的選擇。

1、傳統電路和高速電路的設計流程

傳統電路設計一般是項目立項之后開始硬件電路設計，根據主要元器件設計規范和工程師的經驗設計進行PCB 設計，制板完成之后調試并確定功能是否滿足設計要求。如果發現問題再修改硬件和PCB 設計，會浪費很多時間和物料成本。

對于高速電路，不能再按照傳統的流程進行設計，高速電路設計在傳統設計的基礎上增加了前仿真和后仿真以及信號完整性/電源完整性（SI/PI）測試環節。在這一流程中， 通過前仿真可以驗證電路設計是否正確，并根據實際的設計需求制定相應的設計規范，并輸出給PCB 設計工程師進行設計。然后通過后仿真進一步驗證設計是否符合要求。最后， 再通過 SI/PI 測試以確保產品設計無誤才量產發貨。通過這樣的流程，就能夠把一些潛在的問題在研發過程中解決好，大大縮短研發的費用和周期。

下圖所示為兩種研發流程圖，左圖為傳統產品設計流程，右圖為高速電路設計流程：

（a） （b）

圖 4 （a）傳統產品設計流程， （b）高速電路設計流程

2、高速電路仿真的意義

下面是一個 DDR3 設計的實際案例。按照傳統的方式進行設計時，工程師會按照主芯片給的設計規范進行設計。結合項目工程的需要，其 DDR3 的采用的是 T 型的拓撲結構， ECC 放置在如下圖 5 圓圈中所示位置。在生產完成后的調試過程中，發現 DDR3 的信號出現非單調性。

圖 5 DDR3 T 型結構（ECC 放在中間位置）

圖 6 DDR3 T 型結構（ECC 放在中間位置）的仿真波形

在 ADS 中搭建拓撲結構并仿真，獲得仿真結果如下圖 6 所示，與測試結果基本吻合。

顯然，所獲得的波形有一個比較明顯的非單調，不滿足信號質量的要求，在信號傳輸過程中就有可能產生誤碼。通過分析，把ECC 的位置調整到如下圖 7 所示的圓圈處：

圖 7 DDR3 T 型結構（ECC 放置在T 型結構的一側）

同樣，在 ADS 中仿真的結果如下圖 8 所示：

圖 8 DDR3 T 型結構（ECC 放置在T 型結構的一側）的仿真波形

獲得的信號波形沒有出現非單調的情況。按照以上設計改板后的測試結果與仿真一 致。 如果不進行仿真，那么只能在產品設計完成之后進行測試才能發現問題，如果要改善， 只能再改板調整，還可能出現改板很多次的情況，這樣就會延遲產品上市時間并增加物料成本。

下面是一個電源設計的案例。在產品調試過程中，DDR3 一直工作不穩定，經常出現數據丟失。經過測量后發現是 1.5V 的電源供電不足造成的。經過仿真分析發現，1.5V的電源在達到用電端之前已經降低到不能滿足芯片的用電需求，如下圖 9 所示，最低電壓只有 1.44V：

圖 9 電源跌落仿真結果

經過分析，原本電源層的銅厚是 1Oz，增加銅厚到 2Oz，并在另外一層平面層上再劃分一塊相同大小的電源平面給 1.5V 的電源網絡。仿真獲得的結果如下圖 10 所示，最低電壓達到1.49V，可以滿足用電需求。

圖 10 電源跌落仿真結果（改善后）

按照以上改善方法重新改板后，數據丟包的問題得到解決。

以上兩個實際的案例說明，如果在研發設計階段能夠通過仿真，發現存在的問題，顯然能夠大大的縮短研發的周期。在高速類電子產品設計中，仿真不僅能在研發過程中優化產品的性能，還能直接節約產品成本。比如，通過傳輸通道優化，在保證性能不變的情況下，可以使用普通板材代替高速板材，等等。類似的案例比比皆是。

3、高速電路仿真的現狀和解決方案

很多工程師已經意識到了信號完整性和電源完整性的仿真的重要性，但是現實卻也存在一些困難，比如：仿真模型難以獲取，仿真模型、仿真參數不準確，仿真軟件比較復雜，仿真需要較深厚的理論基礎等等。

這些問題已經得到了很多的改善。比如仿真模型，早期的 SPICE 模型涉及到 IP 問題難以獲得，現在不僅僅有高精度的 IBIS 和 IBIS-AMI 模型，還有很多無源器件廠商能提供較完善的 S 參數模型。很多芯片廠商也開始提供加密后的 SPICE 模型。如果沒有模型，在 ADS 中還可以根據仿真總線自定義仿真模型，如下圖 11 所示：

圖 11 自定義仿真模型

在通信領域比較熱門的 56G PAM4 設計使得很多公司遇到了很大的困難。因為速率的提高、電平的變化以及設計成本的增加等等，工程師都希望通過仿真解決一些潛在的問題。ADS 的通道仿真就提供了非常好的解決辦法，設計比較簡單，參數設置可視化程度高，結果和數據處理 簡單和多樣化，如下圖 12 所示：

圖 12 高速電路仿真參數設置和仿真結果

近些年，仿真軟件的發展也非常快，比如，在 ADS 中專門針對信號完整性設計了相應的庫和實際案例的仿真設計向導，如下圖 13 所示：

圖 13 ADS 中與信號完整性完相關的部分庫和案例向導

要得到準確的仿真結果，需要仿真時設置的參數、仿真的模型是準確的，這樣的仿真才具有參考性。比如，在仿真時，PCB 材料的參數直接會影響到傳輸線的阻抗和損耗。如下圖 14 是一個仿真和測試的對比結果，材料參數來自PCB 廠商提供的數據手冊：

圖 14 仿真和測試對比結果（原始參數）

很顯然，仿真結果和測試結果有較大的差異，通過 ADS 和測量的方式調整材料參數之后， 再進行仿真，獲得的仿真結果和測試結果就會非常的吻合。如下圖 15 所示：

圖 15 仿真和測試對比結果（調整過仿真參數）

ADS 還針對信號完整性和電源完整性開發了 SIPro 和 PIPro，再結合三維電磁場仿真軟件EMPro，就能完成信號完整性（SI）、電源完整性（PI）和電磁兼容性（EMC）仿真。如下圖16 所示：

圖 16 SIPro/PIPro 和 EMPro

ADS 從芯片級的仿真到芯片模型產生，再到電路板級的仿真，最后與 Keysight 的測量儀器無縫結合在一起進行仿真測試聯調，如下圖 17 所示：

圖 17 ADS 與 Keysight 的測量儀器無縫結合在一起進行仿真測試聯調

總之，隨著電子產品系統越來越復雜多變，對于一個電子硬件設計工程師而言，仿真已經變得不可或缺。

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總結

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