begin:塊名

在VerilgHDL語(yǔ)言中，可以給每個(gè)塊取一個(gè)名字，只需將名字加在關(guān)鍵詞begin或fork后面即
可。這樣做的原因有以下幾點(diǎn)。

這樣可以在塊內(nèi)定義局部變量，即只在塊內(nèi)使用的變量。

這樣可以允許塊被其它語(yǔ)句調(diào)用，如被disable語(yǔ)句。

在Verilog語(yǔ)言里，所有的變量都是靜態(tài)的，即所有的變量都只有一個(gè)唯一的存儲(chǔ)地址，
因此進(jìn)入或跳出塊并不影響存儲(chǔ)在變量?jī)?nèi)的值。

基于以上原因，塊名就提供了一個(gè)在任何仿真時(shí)刻確認(rèn)變量值的方法。

歡迎關(guān)注我，關(guān)于FPGA的問題歡迎留言討論！

總結(jié)

以上是生活随笔為你收集整理的begin:块名的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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