畢業(yè)論文范文題目：等精度數(shù)字頻率計(jì)的設(shè)計(jì)和分析開(kāi)題報(bào)告(一)，論文范文關(guān)鍵詞：等精度數(shù)字頻率計(jì)的設(shè)計(jì)和分析開(kāi)題報(bào)告(一)

等精度數(shù)字頻率計(jì)的設(shè)計(jì)和分析開(kāi)題報(bào)告(一)畢業(yè)論文范文介紹開(kāi)始：

1、本課題的研究意義，國(guó)內(nèi)外研究現(xiàn)狀、水平和發(fā)展趨勢(shì)

基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨著被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有很大的局限性，而等精度頻率計(jì)不但有教高的測(cè)量精度，而且在整個(gè)測(cè)頻區(qū)域內(nèi)保持恒定的測(cè)試精度。

隨著電子技術(shù)的高速發(fā)展，CPLD的出現(xiàn)以其高速、高可靠性、串并行工作方式等突出優(yōu)點(diǎn)在電子設(shè)計(jì)中廣泛應(yīng)用，并代表著未來(lái)EDA設(shè)計(jì)的方向。CPLD的設(shè)計(jì)采用了高級(jí)語(yǔ)言(如VHDL語(yǔ)言)，進(jìn)一步打破了軟硬件之間的界限，加速了產(chǎn)品的開(kāi)發(fā)過(guò)程。采用先進(jìn)的CPLD(復(fù)雜可編程邏輯器件)取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路也是電子技術(shù)發(fā)展的必然趨勢(shì)。CPLD由于采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確，可用于各種數(shù)字化是電子設(shè)計(jì)的必由之路也是必然的發(fā)展趨勢(shì)。隨著科技的不斷發(fā)展，單片機(jī)的也暴露出了兩大突出缺點(diǎn)：串行工作特點(diǎn)決定了它的低速性和程序跑飛、不可靠復(fù)位決定了它的低可靠性。

EDA(電子設(shè)計(jì)自動(dòng)化) 代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向,它的基本特征是:設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法,對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分,系統(tǒng)的關(guān)鍵電路用一片或幾片專(zhuān)用集成電路(ASIC) 實(shí)現(xiàn),然后采用硬件描述語(yǔ)言(HDL) 完成系統(tǒng)行為級(jí)設(shè)計(jì),最后通過(guò)綜合器和適配器生成最終目標(biāo)器件。當(dāng)今小型電子功用設(shè)備設(shè)計(jì)中,結(jié)合FPGA 和單片機(jī)技術(shù)是開(kāi)發(fā)常用儀器儀表的主流。應(yīng)用這種技術(shù)可使設(shè)計(jì)過(guò)程大大簡(jiǎn)化,也有利于減小產(chǎn)品體積功耗。在電子工程,資源勘探,儀器儀表的等相關(guān)應(yīng)用上,頻率計(jì)是工程技術(shù)人員必不可少的測(cè)量工具。數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。靈活運(yùn)用CPLD高速、高可靠性以及可編程性強(qiáng)等特點(diǎn)，可有效地突破傳統(tǒng)的電子系統(tǒng)中由來(lái)已久的設(shè)計(jì)瓶頸，使這些系統(tǒng)的性能大幅度的提高。此外，利用CPLD進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)可大大縮短設(shè)計(jì)周期，大幅度的減少設(shè)計(jì)費(fèi)用，降低設(shè)計(jì)風(fēng)險(xiǎn)。采用HDL(硬件描述語(yǔ)言)，例如VHDL或Verilog HDL可方便快捷地對(duì)程序進(jìn)行修改，從而使系統(tǒng)升級(jí)更容易，使產(chǎn)品快速上市,并易于滿足用戶的要求,強(qiáng)大的I/O功能也是CPLD的一大優(yōu)勢(shì),對(duì)于數(shù)據(jù)吞吐量比較大的數(shù)字系統(tǒng)可用CPLD來(lái)完成數(shù)據(jù)搬運(yùn)。頻率測(cè)量系統(tǒng)綜合采用測(cè)頻法和測(cè)周期法,使兩者的測(cè)量帶寬得到了互補(bǔ),而且采用了延時(shí)為納秒級(jí)的CPLD來(lái)實(shí)現(xiàn)，從而極大的提高了系統(tǒng)工作帶寬和系統(tǒng)測(cè)量精度.此外,由于采用了全數(shù)字化設(shè)計(jì)，系統(tǒng)穩(wěn)定可靠，抗干擾能力強(qiáng)，符合現(xiàn)代電子技術(shù)發(fā)展方向.采用VHDL設(shè)計(jì)CPLD,系統(tǒng)設(shè)計(jì)簡(jiǎn)單易行,而且十分易于升級(jí).

采用VDHL 編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì), 除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分以外, 其余全部在一片F(xiàn)PGA 芯片上實(shí)現(xiàn), 整個(gè)設(shè)計(jì)過(guò)程變得十分透明、快捷和方便, 特別是對(duì)于各層次電路系統(tǒng)的工作時(shí)序的了解和把握顯得尤為準(zhǔn)確, 而且具有靈活的現(xiàn)場(chǎng)可更改性。在不更改硬件電路的基礎(chǔ)上,對(duì)系統(tǒng)進(jìn)行各種改進(jìn)還可以進(jìn)一步提高系統(tǒng)的性能和測(cè)量頻率的范圍。該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)、而且可根據(jù)需要進(jìn)一步提高其測(cè)量頻率的范圍而不需要更改硬件連接圖, 具有現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)。

隨著單片機(jī)技術(shù)發(fā)展的日趨成熟,對(duì)電信號(hào)的測(cè)量精度要求越來(lái)越高,大部分頻率計(jì)均采用普通門(mén)電路或可編程邏輯器件PLD 作為信號(hào)處理系統(tǒng)的控制核心,存在結(jié)構(gòu)復(fù)雜、穩(wěn)定性差、精度不高的弊端. 在鄒道生發(fā)表的論文“多功能數(shù)字頻率計(jì)的設(shè)計(jì)”一文中，采用單片機(jī)技術(shù),結(jié)合外圍電路,設(shè)計(jì)的“多功能數(shù)字頻率計(jì)”可較好的解決這個(gè)問(wèn)題. 該頻率計(jì)的特點(diǎn)是: (1) 使用單片機(jī)智能控制,無(wú)須換檔就可對(duì)20 Hz～100 MHz 信號(hào)進(jìn)行測(cè)量,其顯示結(jié)果可自動(dòng)轉(zhuǎn)換單位; (2) 可測(cè)量電信號(hào)的周期、頻率、脈寬、占空比,測(cè)量精度高(誤差小于0. 001 %) . 可廣泛應(yīng)用于電子實(shí)驗(yàn)室、電子企業(yè)及科研場(chǎng)所。

2、本課題的基本內(nèi)容，預(yù)計(jì)可能遇到的困難，提出解決問(wèn)題的方法和措施

以上為本篇畢業(yè)論文范文等精度數(shù)字頻率計(jì)的設(shè)計(jì)和分析開(kāi)題報(bào)告(一)的介紹部分。

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總結(jié)

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