從上一周開始定下研究PLL開始，通過搜集各類文獻和資料，大致有了一些思路。最終的目的是在Candence 平臺和SMIC 0.18um工藝下完成整個PLL系統的設計，但是在前期沒有相關知識積累的情況下，決定先從行為級仿真開始。在讀書的時候在Candence中利用Verilog和Verolog-A進行過簡單的行為級仿真，但是做為PLL小白，在查詢過相關文獻后，發現前期通過Matlab仿真是一個了解整個系統特性和各子模塊性能的有效手段。為了防止后期遺忘這些知識點，決定對整個PLL Matlab行為級建模仿真做一些簡單的筆記。 So ,let's begin.

PLL(Phase Locked Loop)： 為鎖相回路或鎖相環 ,經常用在通信系統當中，是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步，按照架構來分可分為模擬，數字，數模混合型鎖相環。按照環路傳函可分為一階，二階，三階，高階鎖相環。按照其他分類方式可以分為整數型PLL和小數型PLL，電荷泵型和非電荷泵型PLL，LC VCO（壓控振蕩器）和ring-VCO 鎖相環，對于PLL的相關背景介紹不是本次的重點，這里就不再贅述。本次選擇研究的PLL為CPPLL（電荷泵型PLL），這也是一種數模混合電路，結構如Fig.1所示。

Fig.1 Ⅱ型3階電荷泵鎖相環頻率綜合器

Fig.2 鎖相環的線性模型

為了便于分析和建模，我們首先不考慮具體的電路結構，從信號與系統的角度進行分析，可以將整個PLL電路近似看作一個線性時不變系統，并構造其線性模型，如Fig.2所示，PFD（鑒頻鑒相器）與CP（電荷泵）共同建模為一個增益為

的模塊，LF（低通濾波器）的傳遞函數為F(S)，壓控振蕩器的壓控特性是： ，其中 稱為壓控振蕩器的增益，但環路是關于相位的傳遞，我們得到VCO的相位表達式為： ，于是其拉普拉斯變換為： ，所以VCO可以看作一個增益為 的積分器。參考信號的相位和VCO輸出信號除以N以后的信號的相位，具有相減的關系，其相位差為PFD的輸入，即有

由此，可以得到整個系統的開環傳遞函數

其中，低通濾波器的傳遞函數

根據開環傳遞函數，可以得到系統的閉環傳遞函數

從閉環傳遞函數可以看出，如果將其全部展開，將會十分復雜，根據我們以前所學到的知識，閉環系統的穩定性可以由開環傳遞函數的相位裕度最大化來保證，將開環傳遞函數的復頻域轉化為頻域可以得到：

由上式可知有兩個位于原點處的極點，所以求幅角公式時要減去兩個90度，可以得到相位關于w的函數：

為了得到最大相位裕度，將相位裕度函數對w進行求導，即

=0，可以求得PLL的環路帶寬和相位裕度為：

由此，LF的各項參數可以通過

得到，首先解出C2，可以得到

,之后可以求出C1和R

有了以上這些公式之后，就可以根據PLL系統在需求定義求出濾波器的各個參數，首先目標是求出T1、T2，通過相關文獻得知，環路帶寬ωc 不能超過參考頻率ωr 的 1/10，否則將導致環路不穩定，本次設計的輸入頻率為10MHz，環路帶寬設定為輸入頻率的1/10,也就是1MHz，代入MATLAB中進行計算，可以求得

, , ,求得濾波器參數之后，假設電荷泵參考電流為 =100uA,VCO增益為 =50MHz/V，那么可以MATLAB中完成建模，輸出頻率如Fig.3所示。

Fig.3 PLL輸出頻率

上圖為PLL形成穩態的全過程，當PLL鎖定時，此時的輸出頻率為角頻率，所以還要除以

,可以得知此時的輸出頻率為1.2GHz，在4.49us完成鎖定，除了關注輸出頻率外，我們還應該關注其相位裕度，如Fig.4所示，相位裕度達到65度，達到了預期要求。

以上就是對PLL系統的數學分析，并在此基礎上對其中的每個模塊模塊進行數學建模后利用Matlab進行仿真，值得注意得是，此線性系統的輸入為信號的相位，因此在求頻率響應時首先應該對輸入進行微分，在S域中的表示為乘上一個S，之后通過逆拉氏變換可以求得輸出頻率在時域上的響應。

通過Matlab對PLL進行行為級仿真到此告一段落，本次工作的主要意義在于對整個PLL系統有一個直觀上的認識，了解其各項參數之間的關系，下一步，將在Cadence環境中利用Verilog-A語言進行行為級仿真，而后用verilog語言編寫電路的數字模塊，最終完成整個PLL系統的實際電路設計。The end.

總結

以上是生活随笔為你收集整理的数字滤波器matlab仿真_模拟IC笔记（1）——PLL MATLAB建模与行为仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

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