目錄

前言

1、Xilinx 原語(yǔ)簡(jiǎn)介

1.1 時(shí)鐘組件原語(yǔ)（Clock Components）

1.1.1 BUFG

1.1.2 BUFGMUX

1.2 I/O端口組件（IO Components）

1.2.1 BUFIO

1.2.2 IBUFDS

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前言

簡(jiǎn)要整理本書部分章節(jié)內(nèi)容，詳細(xì)內(nèi)容可以參考閱讀原著《Xilinx FPGA開(kāi)發(fā)實(shí)用教程--田耘 著》！

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原語(yǔ)查找：

altera 的在 quartus 界面的 help -- help_topics -- primitives 里

xilinx 的在 vivado ?? 界面的 tools -- language_templates -- verilog -- device_primitive_instantiation?

xilinx ise????????????????? 界面的 edit? -- language_templates -- verilog

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1、Xilinx 原語(yǔ)簡(jiǎn)介

Xilinx 提供的原語(yǔ)涵蓋了FPGA 開(kāi)發(fā)常用領(lǐng)域，但只有相應(yīng)配置的硬件才能執(zhí)行相應(yīng)的原語(yǔ)， 并不是所有的原語(yǔ)都能在任意一款芯片上運(yùn)行。

本節(jié)以Virtex-4平臺(tái)介紹各類原語(yǔ)。

原語(yǔ)按功能分類，主要分為：

• 計(jì)算組件原語(yǔ)；
• I/O端口組件原語(yǔ)；
• 寄存器和鎖存器原語(yǔ)；
• 時(shí)鐘組件原語(yǔ)；
• 處理器組件原語(yǔ)；
• 移位寄存器原語(yǔ)；
• 配置和檢查組件原語(yǔ)；
• RAM/ROM組件原語(yǔ)；
• Slice/CLB組件原語(yǔ)；
• 吉比特收發(fā)器組件原語(yǔ)；

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1.1 時(shí)鐘組件原語(yǔ)（Clock Components）

時(shí)鐘組件包括各種全局時(shí)鐘緩沖器、全局時(shí)鐘復(fù)用器、普通I/O本地的時(shí)鐘緩沖器，以及高級(jí)數(shù)字時(shí)鐘管理模塊。

原語(yǔ)名	描述
BUFG	全局時(shí)鐘緩沖器
BUFGCE	全局時(shí)鐘復(fù)用器，附帶時(shí)鐘使能信號(hào)和0狀態(tài)輸出
BUFGCE_1	全局時(shí)鐘復(fù)用緩沖器，附帶時(shí)鐘使能信號(hào)和1狀態(tài)輸出
BUFGCTRL	全局時(shí)鐘復(fù)用緩沖器
BUFGMUX	全局時(shí)鐘復(fù)用緩沖器，附帶時(shí)鐘使能信號(hào)和0狀態(tài)輸出
BUFMUX_1	全局時(shí)鐘復(fù)用器，附帶0狀態(tài)輸出
BUFGMUX_VIRTEX4	Virtex-4期間特有的全局時(shí)鐘復(fù)用緩沖器
BUFIO	I/O端口本地時(shí)鐘緩沖器
BUFR	I/O端口和CLB的本地時(shí)鐘緩沖器
DCM_ADV	帶有高級(jí)特性的數(shù)字時(shí)鐘管理模塊
DCM_BASE	帶有基本特征的數(shù)字時(shí)鐘管理模塊
DCM_PS	帶有基本特征和移相特征的數(shù)字時(shí)鐘管理模塊
PMCD	匹配相位時(shí)鐘分頻器

對(duì)幾個(gè)常用時(shí)鐘組件進(jìn)行簡(jiǎn)單介紹。

1.1.1 BUFG

BUFG是具有高扇出的全局時(shí)鐘緩沖器，一般由綜合器自動(dòng)推斷并使用。全局時(shí)鐘是具有高扇出驅(qū)動(dòng)能力的緩沖器，可以將信號(hào)連接到時(shí)鐘抖動(dòng)可以忽略不計(jì)的全局時(shí)鐘網(wǎng)絡(luò)。BUFG組件可以應(yīng)用與典型的高扇出信號(hào)和網(wǎng)絡(luò)，如復(fù)位信號(hào)和時(shí)鐘使能信號(hào)。如果要對(duì)全局時(shí)鐘實(shí)現(xiàn)PLL或DCM等時(shí)鐘管理，需要手動(dòng)例化該緩沖器。

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1.1.2 BUFGMUX

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1.2 I/O端口組件（IO Components）

I/O組件提供：

• 本地時(shí)鐘緩存；
• 標(biāo)準(zhǔn)單端I/O緩存；
• 差分I/O信號(hào)緩存；
• DDR專用I/O信號(hào)緩存；
• 可變抽頭延遲鏈；
• 上拉；
• 下拉；
• 單端信號(hào)和差分信號(hào)互相轉(zhuǎn)換；

原語(yǔ)	描述
BUFIO	I/O的本地時(shí)鐘緩存
DCIRESER	FPGA配置成功后，DCI狀態(tài)機(jī)的復(fù)位信號(hào)
IBUF	標(biāo)準(zhǔn)和容量可選I/O單端輸入緩存
IBUFDS	帶可選擇端口的差分信號(hào)輸入緩存
IBUFG	帶可選擇端口的專用輸入緩存
IBUFGDS	帶可選擇端口的專用差分信號(hào)輸入緩存
IDDR	用于接收外部DDR輸入信號(hào)的專用輸入寄存器
IDELAY	專用的可變抽頭輸入延遲鏈
IDELAYCTRL	IDELAY抽頭數(shù)的控制模塊
IOBUF	帶可選擇端口的雙向緩存
IOBUFDS	低有效輸出的三態(tài)差分信號(hào)I/O緩存
ISERDES	專用I/O緩存的輸入分解器
KEEPER	KEEPER符號(hào)
OBUF	單端輸出端口緩存
OBUFT	帶可選擇端口的低有效輸出的三態(tài)輸出緩沖
OBUFDS	帶可選擇端口的差分信號(hào)輸出緩沖
OBUFTDS	帶可選擇端口的低有效輸出的三態(tài)差分輸出緩沖
ODDR	用于向外部DDR發(fā)送信號(hào)的專用輸出寄存器
OSERDES	用于快速實(shí)現(xiàn)輸入源同步接口
PULLDOWN	輸入端寄存器下拉至0
PULLUP	輸入端寄存器、開(kāi)路以及三條輸出端口上拉至Vcc

1.2.1 BUFIO

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1.2.2 IBUFDS

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作者	博文
1、sazczmh	XILINX 7系列FPGA_SelectIO篇
?	xilinx原語(yǔ)的使用方法
?	Xilinx原語(yǔ)的使用方法2
2、李銳博恩	ODDR使用研究記錄
?	Buffer專題介紹（一）
?	Buffer專題介紹（二）
?	Buffer專題介紹（三）
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總結(jié)

以上是生活随笔為你收集整理的Xilinx 原语简介--（Xilinx FPGA开发实用教程）的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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