Xilinx Notes

7 Series FPGAs Overview參考ds180_7Series_Overview.pdf。General Description7系列包括Artix 7、Kintex 7和Virtex 7。其中Artix 7面向較低端應用，功耗低，價格低，封裝小；Kintex 7面向中端應用，性價比更高，性能約比Artix 7提高2倍；Virtex 7面向高端應用。采用28nm工藝。Summary of 7 Series FPGA FeaturesReal 6-input look-up table(LUT) technology configurable as distributed memory.SelectIO technology with support for DDR3 interfaces up to 1866Mb/s.600Mb/s to 6.6Gb/s up to 28.05Gb/s.包括一個用戶可配置的ADC(雙12位，1MSPS的ADC)，芯片內部集成熱和電源傳感器。DSP slices with 25×18 multiplier, 48-bit accumulator, and pre-adder.Powerful clock management tiles(CMT), combining phase-locked loop(PLL) and mixed-mode clock manager(MMCM) blocks for high precision and low jitter.支持PCIe的endpoint和root port，支持gen3。1.0V核電壓，當需要達到更低的功耗時，可配置0.9V核電壓。CLBs, Slices, and LUTs7系列的FPGA可將任意一個查找表配置為6輸入查找表(64bit ROM)，或配置為2個5輸入查找表(32bit ROM)。這兩個5輸入查找表共享地址和邏輯輸入，每個查找表的輸出有一個可選寄存器。4個6輸入LUT，8個寄存器以及相應的乘法器、算數進位邏輯組成一個slice，2個slice組成一個CLB。Clock Management7系列FPGA最多有24個CMT(clock management tiles)，每個CMT包含一個MMCM(mixed-mode clock manager)和一個PLL。具體可參考ug472_7Series_Clocking.pdf。Mixed-Mode Clock Manager and PLLMMCM和PLL共享很多相同的特性。D、M和O是3個重要參數。D為前分頻，M為倍頻，O為奇偶分頻(？)。這些參數也可以通過DRP(Dynamic Reconfiguration Port)配置。PLL輸出時鐘數為6，MMCM為7。MMCM Additional Programmable FeaturesMMCM可實現小數倍頻和分頻。Clock Distribution通過6中不同類型的時鐘線(BUFG, BUFR, BUFIO, BUFH, BUFMR, and the high-performance clock)滿足3中不同應用目的：高扇出、低傳輸延時和極低的偏斜。時鐘可分為3類，全局時鐘、局部時鐘和I/O時鐘。I/O時鐘are especially fast，且只能用于I/O邏輯和SERDES。7系列芯片中，MMCM輸出可與I/O直連，提供低抖動、高性能接口。Block RAMBlock RAM的關鍵特性如下。雙端口36KbRAM，端口寬度可達72可編程FIFO邏輯內置error correction circuitry7系列FPGA有50到1880個block ram。只是使用FIFO controller時，FIFO的讀寫端口的寬度必須一致。Digital Signal Processing-DSP SliceDSP的主要特點如下。25×18的二進制補碼乘法器，48位的累加器Pre-adder可選的pipelining、ALU，以及專用的級聯總線Pre-adder可改善資源利用率非常高的設計，降低DSP slice數量達50%。DSP具有48bit的pattern detector，用于convergent或者symmetric rounding。也可用于實現96bit寬的邏輯功能。DSP slice提供pipelining和extension capabilities，可提高除了DSP之外的許多應用的速度和效率。如寬動態總線移位、存儲器地址生成、寬總線多路選擇器和memory-mapped I/O register files。Input/Output主要特性。支持1866Mb/s DDR3內置高頻解耦電容，提高信號

總結

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